KR840003082A - 중앙 처리장치의 버스소오싱 및 시프터 제어 - Google Patents

중앙 처리장치의 버스소오싱 및 시프터 제어 Download PDF

Info

Publication number
KR840003082A
KR840003082A KR1019820005435A KR820005435A KR840003082A KR 840003082 A KR840003082 A KR 840003082A KR 1019820005435 A KR1019820005435 A KR 1019820005435A KR 820005435 A KR820005435 A KR 820005435A KR 840003082 A KR840003082 A KR 840003082A
Authority
KR
South Korea
Prior art keywords
signals
shift
bus
responsive
control
Prior art date
Application number
KR1019820005435A
Other languages
English (en)
Other versions
KR880000341B1 (ko
Inventor
이.스탠리(외 3) 필립
Original Assignee
니콜라스 프라시노스
허니웰 인포오메이숀 시스템스 인코오포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 니콜라스 프라시노스, 허니웰 인포오메이숀 시스템스 인코오포레이티드 filed Critical 니콜라스 프라시노스
Publication of KR840003082A publication Critical patent/KR840003082A/ko
Application granted granted Critical
Publication of KR880000341B1 publication Critical patent/KR880000341B1/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/22—Microcontrol or microprogram arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30003—Arrangements for executing specific machine instructions
    • G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
    • G06F9/30032—Movement instructions, e.g. MOVE, SHIFT, ROTATE, SHUFFLE
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30145—Instruction analysis, e.g. decoding, instruction word fields
    • G06F9/3016—Decoding the operand specifier, e.g. specifier format
    • G06F9/30167—Decoding the operand specifier, e.g. specifier format of immediate specifier, e.g. constants

Landscapes

  • Engineering & Computer Science (AREA)
  • Software Systems (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Executing Machine-Instructions (AREA)
  • Complex Calculations (AREA)

Abstract

내용 없음

Description

중앙처리장치의 버스 소오싱 및 시프터 제어
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1도는 본 발명의 장치가 포함되어 있는 시스템의 일반적인 블록 다이아 그램.
제 2도는 본 발명의 중앙처리장치의 상세한 블록 다이아 그램.
제 3도는 본 발명의 중앙처리장치의 연산논리장치에의 연결의 상세도.

Claims (12)

  1. 메모리 부시스템으로 부터의 명령신호 및 오페란드 신호를 수신하고 명령신호에 따라 오페란드 신호로 시프팅 동작을 실행하기 위한 중앙처리장치로서, 중앙처리장치가 다수의 제어 신호를 발생하기 위하여 명령신호에 응답하는 제어스토어와 : 다수의 시프트 제어 신호들을 발생하기 위하여 처음의 다수의 제어 신호에 응답하는 기억저장 장치를 포함한 시프트 거리 제어 장치와 : 오페란드 신호들이 시프팅 동작 동안 시프트 되는 비트위치의 수를 나타내는 다수의 시프트 신호를 발생하기 위하여 다수의 시프트 제어 신호들에 응답하는 논리 장치와 : 메모리 부시스템으로 부터 수신된 오페란드 신호를 스토어 하기 위하고, 오페란드 신호를 나타내는 다수의 제1버스 신호들을 발생하고 제1버스에 오페란드 신호를 전송하기 위하여 다수의 시프트 제어 신호에 응답하는 셀렉터(선택장치)와 : 상기 제1버스에 결합되고 제1오페란드 워어드를 나타내는 다수의 제1버스 신호들을 수신하고 제1오페란드 워어드를 나타내는 다수의 멀티플렉서 신호들을 발생하기 위하여 제1스테이트로 다수의 시프트 신호들에 응답하는 시프팅 장치와; 제1 사이를 동작동안 다수의 레지스터신호들을 발생하고 다수의 멀티플렉서 신호들을 스토어 하기 위하여 다수의 시프트 제어 신호에 응답하는 레지스터 장치와 :
    제2오페란드 워어드를 나타내는 다수의 제1버스의 제1엔드 신호와 다수의 제어 신호들의 제2엔드 신호를 수신하기 위하고, 다수의 제어 신호들이 순환 시프트를 가리킬 때 제1엔드 신호들을 나타내는 제1시프트 엔드 신호들과 제2엔드 신호를 나타내는 제2시프트 엔드 엔드 신호들을 발생하기 위하고, 제2다수의 제어 신호들이 개방 시프트를 가리킬때 2진의 ZERO에서 제1 및 제2시프트 엔드 신호들을 발생하기 위하고 시프트형을 지시하는 제2다수의 제어 신호들에 응답하는 시프트 엔드장치로 구성하고,
    시프팅 장치가 제2오페란드 워어드를 나타내는 다수의 제1버스 신호들과 제1오페란드 워어드를 나타내는 다수의 레지스터 신호들을 수신하고, 제2사이틀 동작동안 제2스테이트에서의 다수의 시프트 신호에 의해 명기된 비트위치의 수에 의해 레지스터 신호들로부터 자리이동된 다수의 멀티 플렉서 신호를 발생하고, 제1버스 신호들로부터 자리 이동된 다수의 제2버스 신호들을 발생하고, 제2버스에 제2오페란드 워어드를 전송하기 위하여 제2스테이트에서 다수의 시프 신호에 응답하며 :
    상기 시프팅 장치가 다수의 멀티플렉서 신호들을 발생하도록 제1시프트 엔드 신호들을 시프트하기 위하여 응답하고, 제2 사이클 동작 동안 다수의 제2버스 신호들을 발생하기 위하여 제2 시프트 엔드 신호들을 시프트하도록 응답하여, 2점에서, 상기 다수의 제2버스 신호와 다수의 멀티플렉서 신호들이 제2스테이트에서 다수의 시프트 신호들에 의해 명기된 비트위치의 수에 의해 다수의 레지스터 신호들과 다수의 제1버스 신호들로부터 자리이동되는 특징이 있는 중앙처리장치의 버스 소오싱 및 시프트 제어.
  2. 제1항에 있어서, 시프트 거리 제어 장치가 좌측 시프트 동작을 지시하는 좌측 시프트 신호를 포함한 다수의 시프트 제어 신호들을 발생하기 위하여 제1다수의 제어 신호들에 응답하는 다수의 플롭들을 포함하고 있는 기억장치와 :제1및 제2 다수의 시프트 신호들을 포함한 다수의 시프트 신호들을 발생하기 위하여 다수의 시프트 제어 신호들에 응답하는 논리 장치로 구성하고 있는 특징을 지닌 중앙처리장치의 버스 소오싱 및 시프트 제어.
  3. 제2항에 있어서, 시프팅 장치가 제2 사이클 동작동안 제2스테이트에서 제1다수의 시프트 신호에 의해 명기된 비트 위치들의 수를 자리이동된 다수의 멀티플렉서 신호들을 발생하기 위하여 제2 스테이트에서 제1다수의 시프트 신호들에 응답하고, 다수의 멀티플렉서 신호들을 수신하고, 제1 사이클동작 동안 다수의 멀티 플렉서 신호들을 발생하기 위하여 제1 스테이트에서 제1 다수의 시프트 신호들에 응답하고, 제1 오페란드워어드를 나타내는 다수의 제1버스 신호들을 수신하기 위한 제1 시프팅 장치와 제2 사이클 동작 동안 제2다수의 시프트 신호들에 의해 명기된 비트 위치들의 수를 자리이동된 다수의 제2버스 신호들을 발생하기 위하여 제 2 다수의 시프트 신호들에 응답하고 제2 오페란드워어드를 나타내는 다수의 제1버스 신호들을 수신하며, 2점에 있어 제2스테이트에서의 제1다수의 시프트 신호들과 제2다수의 시프트 신호들이 동일한 시프트거리를 지정하는 제2 시프팅 장치로 구성하고 있는 특징을 지닌 중앙처리장치의 버스 소오싱 및 시프트제어.
  4. 제3항에 있어서, 제1시프팅 장치가 다수의 제1멀티 플렉서들로 구성하고, 각각이 다수의 멀티플렉서신호들 중의 하나를 발생하고, 각각의 다수의 제1입력단자들 중의 하나를 선택 하기 위하여 제1다수의 시프트 신호들에 응답하는 다수의 제1입력 선택단자들을 가지며, 상기 다수의 제1버스 신호들이 다수의 제1버스 신호들로부터 0비트 위치를 자리 이동된 다수의 멀티 플렉서 신호들을 발생하기 위하여 다수의 제1플렉서들의 각각 다수의 입력단자들중 미리 설정된 하나에 결합되어 있는 특징을 가진 중앙 처리장치의 버스 소오싱 및 시프터 제어.
  5. 제4항에 있어서, 다수의 제1플렉서들의 각각이 제1 다수의 시프트 신호들에 의해 지정된 바와 같이 1이나 2 또는 4비트 위치를 자리이동된 다수의 멀티플렉서 신호들을 발생시키기 위하여 다수의 제1입력단자들 중의 하나를 선택하도록 제1다수의 시프트 신호들에 응답하고, 다수의 제1입력단자들에 결합된 다수의 레지스터 신호들을 가지는 특징을 가진 중앙처리장치의 버스 소오싱 및 시프트 제어.
  6. 제5항에 있어서, 제2시프팅 장치가 다수의 제2멀티 플렉서들로 구성하고, 각각이 다수의 제2버스 신호들중의 하나를 발생하고, 각각이 다수의제2 입력단자들 중의 하나를 선택하기 위하여 제2다수의 시프트 신호들에 응답하는 다수의 제2입력선택 단자들을 가지고, 다수의 제1버스 신호들이 제2다수의 시프트 신호들에 의해 지정된 바와 같이 0이나 1 또는 2나 4비트 위치를 왼쪽이나 오른쪽으로 자리이동된 다수의 제2버스 신호들을 발생하기 위하여 다수의 제2입력단자들중의 하나를 선택하도록 제2다수의 시프트 신호들에 응답하고 다수의 제2입력단자들에 결합되어 있는 특징을 지닌 중앙처리장치의 버스 소오싱 및 시프트 제어.
  7. 제6항에 있어서, 다수의 제2멀티 플렉서들이 8개의 제2멀티 플렉서들의 좌측 그룹과 중간 그룹 및 우측그룹을 포함하고 있는데, 제2다수의 시프트 신호들은 좌측 및 중간 그룹의 제2 입력선택 단자에 가해진 제3다수의 시프트 신호들과 제2멀티 플렉서들의 우측 그룹에 가해진 제4다수의 시프트 신호들을 포함하고 있으며, 제2입력 선택단자에 가해진 제1스테이트에서의 제3 및 제4다수의 시프트 신호들은 다수의 제2버스신호들을 발생하도록 다수의 제1버스 신호들의 우측 그룹을 결합한 좌측 그룹과 중간그룹 및 우측그룹의 다수의 제2입력단자들을 선택하고 그점에 있어 다수의 제1버스 신호들의 우측 그룹이 세번 되풀이 되고, 제2스테이트에서 제3 및 제4시프트 신호들이 다수의제2입력단자들을 선택하고 그점에 있어 다수의 제1버스 신호들의 중간그룹은 제2멀티플렉서들의 우측그룹에 의해 선택되고 다수의 제1버스 신호들의 우측 그룹이 제2멀티플렉서들의 중간 및 좌측그룹에 의해 선택되어 바이트 교환 및 이중화 동작을 실행하기 위해 다수의 제2버스 신호들을 발생시키는 특징을 지닌 중앙 처리 장치의 버스 소오싱 및 시프트 제어.
  8. 제7항에 있어서, 시프트 엔드 장치가 개방 시프트를 지시하는 제2스테이트에서의 개방 시프트 신호와 순환시프트를 지시하는 제1스테이트에서의 순환 시프트 신호를 발생하기 위하여 제2다수의 제어 신호에 응답하는 부호해석기와; 제1엔드 시프트 신호들을 발생하기 위하여 다수의 제1버스 신호들의 중간 그룹의 좌측 엔드 신호들로부터의 순환 시프트 신호와 제1 시프트 엔드 신호에 응답하고, 다수의 제1멀티플렉스와 결합하고 그점에 있어서 2진 ZERO'S는 순환시프트 신호가 제2스테이트에 있을때 레지스터 장치의 우측 엔드로 강요되고 다수의 제1버스 신호들의 중간 그룹의 좌측 엔드신호들은 순환 시프트 신호가 제1스테이트에 있고 다수의 제1시프트 신호가 좌측 시프트를 지시할 때 레지스터 장치의 우측 엔드로 강요되는 다수의 AND게이트로 구성하고 있는 특징을 지닌 중앙처리장치의 버스소오싱 및 시프터 제어.
  9. 제8항에 있어서, 시프트 엔드장치가 순환 우측 시프트 동안 다수의 제2멀티 플렉서들의 중간 그룹으로 시프팅하기 위하여 다수의 제1버스 신호들의 좌측 그룹에 결합된 제2엔드 시프트 신호들을 발생하고 레지스터 장치의 우측엔드로부터의 제2엔드 신호들을 수신하도록 다수의 시프트 제어신호들과 제1스테이트에서의 제2다수의 제어신호들에 응답하고, 개방 우측 시프트 동안 다수의 제2멀티플렉서들의 중간 그룹으로 2진 ZERO신호들을 시프팅하기 위하여 2진 ONE에서의 제2엔드 시프트 신호들을 발생하도록 제2스테이트에서의 제2다수의 제어신호들에 응답하는 제3멀티플렉서로 구성하고 있는 특징을 지닌 중앙처리장치의 버스 소오싱 및 스프트 제어.
  10. 제9항에 있어서, 인덱스 값을 나타내는 제1버스 신호들을 수신하는 제1시프터 장치가 다수의 인덱스 값 신호들을 발생하고 미리 설정된 수의 비트위치들에 의해 우측으로 자리이동되는 제1버스 신호들을 나타내는 다수의 멀티프렉서들을 수신하기 위한 인덱스 값 레지스터와; 상기 레지스터 장치에의 기억을 위해 메모리 부시스템에 저장된 오페란드 신호들의 좌측 부분의 위치를 지시하는 다수의 부호해석기 신호들중의 하나를 발생하기 위하여 인덱스 값 신호들에 응답하는 부호해석기로 구성하는 특징을 지닌 중앙처리장치의 버스 소오싱 및 시프터 제어.
  11. 제10항에 있어서, 비트 위치들의 미리 설정된 수는 비트오페란드에 대해 4이고, 디지트 오페란드에대해 2이고, 반워어드 오페란드에 대해 1인 특징을 지닌 중앙처리 장치의 버스 소오싱 및 시프트 제어.
  12. 제11항에 있어서, 부호해석기가 비트 오페란드에 대해 16개의 부호해석기 신호들중 하나를, 그리고 디지트 오페란드에 대해 4개의 부호해석기 신호들중의 하나를, 반워어드 오페란드에 대해 2부호 해석기 신호들중의 하나를 발생하는 특징을 지닌 중앙처리장치의 버스 소오싱 및 시프트 제어.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR8205435A 1981-12-01 1982-12-01 중앙처리장치의 버스 소오싱 및 시프터 제어 KR880000341B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US326260 1981-12-01
US06/326,260 US4451883A (en) 1981-12-01 1981-12-01 Bus sourcing and shifter control of a central processing unit
US82-326260 1981-12-01

Publications (2)

Publication Number Publication Date
KR840003082A true KR840003082A (ko) 1984-08-13
KR880000341B1 KR880000341B1 (ko) 1988-03-20

Family

ID=23271478

Family Applications (1)

Application Number Title Priority Date Filing Date
KR8205435A KR880000341B1 (ko) 1981-12-01 1982-12-01 중앙처리장치의 버스 소오싱 및 시프터 제어

Country Status (7)

Country Link
US (1) US4451883A (ko)
EP (1) EP0081336B1 (ko)
JP (1) JPS58105345A (ko)
KR (1) KR880000341B1 (ko)
AU (1) AU546038B2 (ko)
CA (1) CA1182579A (ko)
DE (1) DE3275770D1 (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4577282A (en) 1982-02-22 1986-03-18 Texas Instruments Incorporated Microcomputer system for digital signal processing
US4586131A (en) * 1982-02-22 1986-04-29 Texas Instruments Incorporated Microcomputer having data move circuits for within-memory shift of data words
US4942547A (en) * 1985-04-11 1990-07-17 Honeywell Bull, Inc. Multiprocessors on a single semiconductor chip
JPH0751366B2 (ja) * 1985-06-27 1995-06-05 キヤノン株式会社 出力制御方法
US4982321A (en) * 1987-10-23 1991-01-01 Honeywell Inc. Dual bus system
US5129090A (en) * 1988-05-26 1992-07-07 Ibm Corporation System bus preempt for 80386 when running in an 80386/82385 microcomputer system with arbitration
US6738793B2 (en) * 1994-12-01 2004-05-18 Intel Corporation Processor capable of executing packed shift operations
ZA9510127B (en) * 1994-12-01 1996-06-06 Intel Corp Novel processor having shift operations
US6308189B1 (en) 1998-06-03 2001-10-23 International Business Machines Corporation Apparatus for partial logical shifts and method therefor

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB799705A (en) * 1953-11-20 1958-08-13 Nat Res Dev Improvements in or relating to electronic digital computing machines
US3643221A (en) * 1970-04-16 1972-02-15 Ibm Channel buffer for data processing system
JPS5246466B2 (ko) * 1972-04-17 1977-11-25
US4205372A (en) * 1974-09-25 1980-05-27 Data General Corporation Central processing unit employing microprogrammable control for use in a data processing system
US4149263A (en) * 1977-06-20 1979-04-10 Motorola, Inc. Programmable multi-bit shifter
US4206503A (en) * 1978-01-10 1980-06-03 Honeywell Information Systems Inc. Multiple length address formation in a microprogrammed data processing system
US4189768A (en) * 1978-03-16 1980-02-19 International Business Machines Corporation Operand fetch control improvement
US4219874A (en) * 1978-03-17 1980-08-26 Gusev Valery Data processing device for variable length multibyte data fields
US4258419A (en) * 1978-12-29 1981-03-24 Bell Telephone Laboratories, Incorporated Data processing apparatus providing variable operand width operation
US4268909A (en) * 1979-01-02 1981-05-19 Honeywell Information Systems Inc. Numeric data fetch - alignment of data including scale factor difference

Also Published As

Publication number Publication date
EP0081336A2 (en) 1983-06-15
CA1182579A (en) 1985-02-12
AU9083782A (en) 1983-06-09
JPS58105345A (ja) 1983-06-23
US4451883A (en) 1984-05-29
EP0081336A3 (en) 1983-09-07
DE3275770D1 (en) 1987-04-23
EP0081336B1 (en) 1987-03-18
AU546038B2 (en) 1985-08-08
JPH0219492B2 (ko) 1990-05-02
KR880000341B1 (ko) 1988-03-20

Similar Documents

Publication Publication Date Title
US4675809A (en) Data processing system for floating point data having a variable length exponent part
US6243808B1 (en) Digital data bit order conversion using universal switch matrix comprising rows of bit swapping selector groups
US4459657A (en) Data processing system having re-entrant function for subroutines
US4085447A (en) Right justified mask transfer apparatus
KR920013120A (ko) 컴퓨터 시스템의 어드레싱 방법 및 장치
GB1580570A (en) Coding or decoding apparatus
US4149263A (en) Programmable multi-bit shifter
KR840003082A (ko) 중앙 처리장치의 버스소오싱 및 시프터 제어
KR890002756A (ko) 데이타 처리가속기
KR910003486A (ko) 비트 순서 전환 장치
US4462102A (en) Method and apparatus for checking the parity of disassociated bit groups
GB1601955A (en) Data processing systems
US3008127A (en) Information handling apparatus
US4188669A (en) Decoder for variable-length codes
KR960025044A (ko) 반도체 집적회로
US4130880A (en) Data storage system for addressing data stored in adjacent word locations
US3389377A (en) Content addressable memories
US4649477A (en) Operand size mechanism for control simplification
US5019969A (en) Computer system for directly transferring vactor elements from register to register using a single instruction
US4162519A (en) Data processor with address allocation to operations
GB1567536A (en) Data processors
GB1578392A (en) Carrying out microinstruction sequences
US3360780A (en) Data processor utilizing combined order instructions
US3934132A (en) Shift network for dual width operands
US3659274A (en) Flow-through shifter