KR960016855B1 - 색 비데오 신호 재생 장치 - Google Patents

Abstract

요약없음.

Description

색 비데오 신호 재생 장치

제1도는 VTR 내의 기록 회로를 도시한 도면.

제2도는 테이프 상의 기록 패턴을 설명하기 위한 도면.

제3도는 신호의 파형을 도시한 도면.

제4도는 빗형 필터를 도시한 블록도.

제5도는 본 발명의 원리를 설명하기 위한 파형을 도시한 도면.

제6도는 종래의 기술의 신호 처리 회로를 도시한 도면.

제7도는 제6도에 도시된 장치의 파형을 도시한 도면.

제8도는 다른 종래 기술의 실시예를 도시한 블록도.

제9도는 제8도에 도시된 장치의 파형을 도시한 도면.

제10a도 및 제10b도는 상관(correlation)을 검출하기 위한 특성을 도시한 도면.

제11a도 내지 제11c도는 본 발명의 실시예를 도시한 블록도.

제12도는 제11a도 내지 제11c도의 실시예의 상관 검출의 특성을 도시한 도면.

제13a도 내지 제13c도는 제15도에 도시된 것과 같은 본 발명의 신호 처리 회로의 특성을 설명하기 위한 데이타를 도시한 도면.

제14도는 상관의 정도에 따라 출력되는 데이타 f(A-B)를 도시한 도면.

제15도는 본 발명의 실시예를 도시한 블록도.

제16도는 제15도의 일부 구조를 도시한 블록도.

*도면의 주요부분에 대한 부호의 설명

1, 6 : 프리엠퍼시스 회로2, 7 : 변조기

50, 60 : A/D 변환기51 : 1H 시프트 레지스터

53 : 래치 회로54 : D/A 변환기

62, 155 : 가산기64 : 분할기

65, 158, 159 : 비교기

본 발명은 비데오 테이프 레코더(VTR)의 재생 측상에 발생된 두개의 색도 성분 신호 처리에 적당한 색 비데오 신호 처리 회로에 관한 것으로, 상기 두 개의 색도 성분 신호는 시간 압축되어 한 시리지의 색도 신호와 같이 주기적으로 반복되는 형태로 연속으로 기록되고, 재색측 상에서, 상기 신호는 시간적으로 신장되어 두 개의 시리즈의 색도 신호를 형성된다.

분리된 트랙 상의 휘도 신호 및 색도 신호를 기록 및 재생하는 상기와 같은 VTR은 이미 공지되어 있다.

상기와 같은 VTR의 기록 시스템의 한 예는 제1도에 도시되어 있다. 도면에 도시되어 있는 것처럼, 휘도 신호(Y) 및 색차 신호(R-Y, B-Y)로 구성된 비데오 신호 출력이 기록된다.

상기 휘도 신호(Y)는 고주파 부분에 대해 프리엠퍼시스 회로(1)에 의해 엠퍼시스 처리되고, FM 변조기(2)에 의해 FM 휘도 신호(Y_FM)로 부파수 변조되고, 증폭기(3)를 통해 회전 가지 헤드(H_Y1,H_Y2)에 공급된다.

상기와 같은 회전 자기 헤드(H_Y1,H_Y2)에 의해, 각각의 필드에 대한 경사 트랙(T_Y)은 제2도에 도시된 것처럼 자기 테이프(4)에 형성된다.

색차 신호(R-Y,B-Y)는 시간축 압축기(5)에 의해 시간축을 따라 절반으로 각각 압축되어, 제3도에 도시되어 있는 것처럼, 한 수평 주기내에서 R-Y, B-Y 신호의 순서도 배열된다.

시간 압축된 색차 신호(C)는 고주파 부분에 대해 프리엠퍼시스 회로(6)에 의해 엠퍼시스 처리되고, FM 변조기(7)에 의해 주파수 변조되며, 더욱이 FM 색차 신호(C_FM)는 증폭기(8)를 통해 회전 자기 헤드(H_C1, H_C2)에 공급된다. 상기 헤드 (H_C1, H_C2)에 의해, 각각의 필드에 대한 경사 기록 트랙(T_C)은 제2도에 도시된 바와 같이 자기 테이프(4) 상에 형성된다.

제3도의 참조 문자(P_C)는 수평 동기 펄스를 나타낸다.

제2도에 도시된 바와 같이 기록된 휘도 신호(Y) 및 색차 신호(R-Y, B-Y)가 기록 시스템에서와 반대인 순서도 재생 시스템 내에서 재생되는 동안, 색차 신호(R-Y, B-Y)가 시간축을 따라 압축되기 때문에, 그들 시간축은 재생 시스템 내에서 두배로 신장된다.

지금, 제1도에 도시된 기록 시스템 내의 시간축 압축기(5)는 한 수평 주기(1H)에 대한 용량을 가진 4개의 전하 결합 장치(CCD)로 구성된다. 즉, 두 장치는 R-Y 신호에 이용되고, 두 장치는 B-Y 신호에 이용되며, 1H에 대한 R-Y 신호 및 B-Y 신호는 1H의 간격으로 선택적으로 각각의 제1 및 제2CCD에 각각 입력되고, 압축된 색차 신호(C)는 출력측으로부터 (1/2)H 간격에서의 1H출력에 대한 신호로 발생된다.

상기와 같은 시간축 압축기(5)에 있어서, R-Y 신호 및 B-Y 신호의 각각에 이용된 제1 및 제2CCD의 특성이 동일하지 않을 경우, 재생 시스템 내에서 시간축 신장으로 얻어진 R-Y 및 B-Y 신호의 각각에서 1H 간격에서의 레벨에서 발생된 차이가 존재한다. 따라서, DC 오프셋을 포함하는 노이즈가 신호 내에서 혼합되어, 색조 및 밝기(hue and lightness)의 변화가 색 복조 회로의 출력에서 관찰되는 문제점이 존재한다.

따라서, DC 오프셋 성분을 포함하는 노이즈를 제거하기 위해, 제4도에 도시된 바와 같이 지연 라인(9) 및 가산기(10)로 구성된 빗형 필터(comb filter)가 지금까지 사용되어 왔다. 가산기(10)는 입력 신호(A 및 B)의 평균값[(A+B)/2]을 출력시키는데 적합한 동일 저항값의 3개의 저항기로 구성된다.

공지된 바와 같이, 색차 신호는 라인 상관(line correlation)을 갖는다. 그 반면에, 전술한 바와 같이 CCD에 의해 기록 시에 발생된 DC 오프셋과 같은 노이즈는 수평 주파수(f_H)의 절반(1/2)의 정수배의 주파수 성분을 가지며 그로 인해, 그 위상은 1H 주기마다 반전된다.

따라서, 제5도의 파형(A)에 도시된 노이즈가 혼합된 입력 신호(A)와, 제5도의 파형(B)에 도시된 1H 지연 라인(9)의 출력 신호(B)가 가산기(10)에서 C=(A+B)/2로 평균될 때, DC 오프셋을 포함하는 노이즈는 제5도의 파형(C)에 도시된 바와 같이 제거된다.

그러나, 입력 신호(A)와 출력 신호(B) 사이에 상관이 존재하지 않는 구간에 있어서, 빗형 필터의 출력 신호의 레벨은, 제5도의 파형(C)내의 F_r에 도시된 바와 같이, 평균 처리에 의해 절반으로 감소되고, 입력 파형(A)이 제공되지 않는 BK에서는 절반 레벨로 색도 신호가 발생한다.

결과적으로, 색 레벨 감소가 재생된 영상 내에서, 특히 그의 엣지에서 발생하거나, 색 얼룩이 스크린 상의 수직 방향으로 발생되는 문제점이 잇다.

상기와 같은 문제적을 해소하기 위해, 일본극 특개소 제 61-156993호에 기술된 것과 같은 회로가 제안되어 있다.

상기 공보에 기술된 빗형 필터는 제6도 및 제7도를 참조로 하여 기술된다.

입력 단자(IN)로부터 공급된 색도 신호가 1H 지연 라인(9), 제1가산기(10) 및 감산기(11)에 공통으로 인가되는 동안, 지연 라인(9)의 출력은 가산기(10) 및 감산기(11)에 공통으로 인가된다.

감산기(11)는 두 입력 신호(A 및 B) 사이의 차이의 잘반[(A-B)/2]을 출력하기 위해 채택된다.

참조 번호(20)는 증폭기(12), 클리퍼(13), 소직폭 통과 상관기(14) 및 두 개의 클램프 회로(15, 16)로 구성된 클립형 상관기의 전체 구성을 표시한다.

라인 상관이 없는 감산기(11)로부터의 출력 신호(D)는 클립형 상관기(20)의 한 입력 단자(11a)에 인가되고, 증폭기(12), 클리퍼(13) 및 클램프 회로(15)를 통해 소직폭 통과 상관기(14)의 한 단자에 공급된다. 소직폭 통과 상관기(14)의 다른 입력 단자에는 출력 신호(D)가 클램프 회로(16)를 통해 인가된다.

소직폭 통과 상관기(14)의 출력과, 제1가산기(10)의 가산된 출력(C)은 제2가산기(18)에 공급되고, 가산된 출력(K)은 출력단자(OUT)에서 나타난다.

제6도에 도시된 장치의 동작은 제7도를 참조하여 설명한다.

입력 단자(IN)에 입력되는 제7도에 도시된 색도 신호(A)는 제7도의 신호(B)에 도시된 바와 같이 1H 만큼 지연시키는 1H 지연 라인(9)을 통과 통과한다. 따라서, 제1가산기(10)의 출력(C)은 제7도의 신호(C)에 도시된 바와 같이 된다.

제7도의 신호(D)에 도시된 바와 같이, 제7도의 신호(A)에 도시된 신호로부터 제7도의 신호(B)에 도시된 신호를 감산하여 얻어진 신호는 신호(D)로서 감산기(11)로부터 출력된다.

감산기(11)의 출력(D)은 증폭기(12)에 의해 증폭되고, 그후, 그 저레벨부분이 클리퍼(13)에 의해 컷-오프 되어, 제7도에 도시된 바와 같은 신호(E)가 얻어진다.

제7도에 도시된 신호(E)와 제7도에 도시된 신호(D) 사이의 상관은 취해지고, 소진폭의 일부는 소진폭 통과 상관기(14)에 의해 출력되어, 제7도에 도시된 바와 같은 신호(E)가 얻어진다. 소진폭 통과 상관기(14)의 출력 신호(J)와, 제7도에 도시된 바와 같은 제1가산기(10)의 출력(C)은 제2가산기(18)에 의해 가산되어, 제7도의 신호(K)에 도시된 바와 같은 색도 신호가 출력 단자에서 얻어진다.

제7도에 도시된 신호(K)로부터 명백히 알 수 있듯이, 색 레벨 감소 및 색 얼룩을 유발하지 않도록 노이즈가 제거된 색도 신호는 제6도의 장치에 의해 제공될 수 있다.

그러나, 아날로그 처리가 제6도의 장치 내에서 실행되고, 유리 또는, CCD와 같은 것이 1H 지연 라인으로서 이용되기 때문에, 선형성, S/N, 주파수 특성, 온도 특성 등이 변화하기 쉬운 문제가 있다.

상기와 같은 문제를 해소하기 위한 발명은 1986년 일본국 특허원 제81619호에 제안되어 있다.

상기 언급한 발명은 제8도 및 제9도를 참조하여 설명한다.

제8도에 도시된 바와 같은 장치에 있어서, 래치 회로(21,22)에는 재생 시스템 내에서 디지탈 신호로 변환된 색도 신호가 공급된다.

도면을 참조하면, 지연 회로(26)로부터의 데이타(R-Y_D)는 드롭아웃보상(dropotu comsensation) 회로(23)를 구성하는 스위칭 회로(30R)의 한 입력에 공급된다. 스위칭 회로(30R)의 출력 데이타(R-Y_D1)는 1H 지연 라인을 구성하는 시프트레지스터(31R)에 공급되고, 시프트 레지스터(31R)의 출력 데이타(R-Y_D2)는 스위칭 회로(30R)의 다른 입력에 공급된다.

그리고, 스위칭 회로(30R)의 출력 데이타(R-Y_D1)가 프로그램 가능한 ROM(32R)에 공급되는 동안, 예를들어, 어드래스 신호의 상위 비트로서, 시프트 레지스터(31R)의 출력 데이타(R-Y_D2)는 어드레스 신호의 하위 비트로서 ROM(32R)에 공급된다.

본 경우에 있어서, 출력 데이타(R-Y_D1및 R-Y_D2)에 의해 지정된 ROM(32R) 내의 어드레스에서, 아래의 데이타, {(R-Y_D1)+(R-Y_D2)}/2=R-Y_D12가 저장되다. 이때는 출력 데이타(R-Y_D1및 R-Y_D2)가 상관이 있는 것으로 판단되었을 때이고, 그들 데이타가 상관이 없는 것으로 판단되었을 때는 (R-Y_D1)가 기록된다.

ROM(32R)의 출력 데이타는 래치 회로(33R)에 의해 래치되어, D/A 변환기(24)에 공급된다.

스위칭 회로(30R)에는, 색도 신호 내에 드롭아웃(dropout)이 존재할 때, 도시되지 않은 드롭아웃 펄스 발생기로부터 드롭아웃 펄스(D_P)가 공급된다. 시프트 레지스터(31R) 및 래치 회로(33R)에는 기준 클럭으로부터 클럭{(1/2) R·CK'}이 공급된다.

상기 장치를 이용하여, 드롭아웃 펄스(D_P)가 스위칭 회로(30R)에 인가되지 않을 때는 현재 데이타(R-Y_D)가 스위칭 회로(30R)의 출력 데이타(R-Y_D1)로서 출력되고, 드롭아웃 펄스(D_P)가 상기 회로게 인가될 때는 1H 시프트된 데이타(R-Y_D2)는 스위칭 회로(30R)의 출력 데이타(R-Y_D1)로서 출력되고, 드롭아웃이 보상된다.

ROM(32R)으로부터, 스위칭 회로(30R)의 출력 데이타(R-Y_D1)와 시프트 레지스터(31R)의 출력 데이타(R-Y_D2)에 의해 지정된 어드레스에서 데이타가 판독된다. 즉, 출력 데이타(R-Y_D1및 R-Y_D2) 사이에 상관이 존재할 때, 아래의 데이, 즉 {(R-Y_D1)+(R-Y_D2)}/2=R-Y_D12가 판독된다. 상기 데이타는 현재 데이타(R-Y_D1)와 1H 시프트된 데이타(R-Y_D2)의 산술 평균이다.

그리고, 데이타(R-Y_D1)와 데이타(R-Y_D2) 사이의 상관이 존재하지 않을 때에는 데이타(R-Y_D1)가 판독된다. 이것이 현재 데이타이다.

예를 들어, 스위칭 회로(30R)의 출력 데이타(R-Y_D1)가 제9도의 B에 도시된 바와 같은 시간에 따라 변화(제9도의 A는 아날로그 파형을 도시함)허고, 시프트 레지스터(31R)의 출력 데이타(R-Y_D2)가 제9도의 D에 도시된 바와 같은 시간에 따라 변화(제9도의 C는 아날로그 파형을 도시함)할 때, ROM(32R)으로부터의 데이타는 제9도의 F에 도시된 바와 같은 시간에 따라 변화(제9도의 E는 아날로그 파형을 도시함)한다. 본 실시예에 있어서, 데이타(R-Y_D1)다 [11111101]이고, 데이타(R-Y_D2)가 [11111111]일 때, 상관의 존재를 판단하여, 두개의 데이타의 산술 평균값[11111110]이 출력된다.

제8도의 데이타(B-Y_D)에 대한 채널을 (R-Y_D)에 대해 상기 기술한 채널과 유사하게 배치되어, 동일한 방식으로 동작한다.

따라서, 제8도의 장치에 따라, 상관은 동일하게 검출되고, 적절한 처리가 ROM(32R,32B)에 의해 디지탈적으로 실행된다. 따라서, 선형성, S/N, 주파수 특성, 온도 특성 등에 관한 문제가 해소된다.

그러나, 비데오 색도 신호의 그와 같은 처리 회로에 있어서, 레벨의 차(｜A-B｜)에 따라 상관이 존재하는지의 여부를 판정하고, 산술 평균값은 그 레벨 차가 선정된 값보다 작을 때에 출력되며, 색도 신호의 레벨이 낮을 때에 문제가 발생된다.

즉, 색도 신호가 고레벨인 경우에 있어서, 그들 레벨 차가 선정된 값보다 적은 관계로, 심지어, 현재 신호와 1H(한 수평 주기) 시프트된 신호 사이에 상관의 존재가 판정되어도, 결과적으로, 예를 들어, 산술 평균값[(A+B)/2]이 출력될 지라도, 산술 평균값이 더빙(dubbing)에 의해 그렇게 낮게 되지 않기 때문에, 문제가 발생되지 않을 수 있다. 그러나, 색도 신호가 저레벨인 경우에서와 같은 방식으로 산술 평균값이 출력된다면, 산술 평균값은 더빙이 이루어질 때마다 상당히 낮게 되고, 그로 인해, 경계부에서 색이 밝게 되고, 해상도가 낮아지는 문제점이 발생한다.

예를 들어, 5% 이하의 레벨에서의 신호에서 상관이 존재함이 판정된다면, 아래 표에 도시된 바와 같이 더빙이 반복될 때마다 레벨이 낮아진다.

[표]

결과적으로, 레벨이 낮게 되고, 색의 불규칙성이 확실하게 이루어지는 동안 노이즈가 증가되는 문제가 발생된다.

본 발명의 목적은 상기 상술한 문제점이 해소된 비데오 색도 신호 처리 회로를 제공하는 것이다.

비데오 색도 신호를 처리하기 위한 종래 기술의 회로가 상기와 같이 채택되는 동안, 현재 색도 신호의 레벨과 1H 시프트된 색도 신호의 레벨이 비교될 때와, 레벨 차가 제10a도에서 해칭하여 표시된 버무이 이내에 존재한다면, 그들 신호는 상관의 존재가 판정되고, 그들 산술 평균값이 그들로부터 출력되며, 본 발명에 따른 비데오 색도 신호 처리 회로는, 현재 색도 신호의 레벨이 예를 들어, 제10b도에 도시된 바와 같은 L 이하일 경우에 상관이 이루어지지 않도록 채택된다.

본 발명의 한 과점에 따라, 제1 및 제2시간 압축되고 주기적으로 반복되는 형태로 연속으로 기록되도록 휘도 성분이 제1채널에 기록되고, 최소한 두 색도 성분 신호가 제2채널에 기록되는 기록 매체로부터 색 비데오 신호를 재생하기 위한 장치가 제공되는데, 제1 및 제2시간 신장된 색도 신호를 발생하기 위한 것과 동일하게 시간 신장하기 위한 재생된 색도 신호가 공급되는 시간 신장 수단과, 제1 및 제2색도 신호가 각각 공급되는 한 쌍의 신호 처리 수단을 포함하고, 그 신호 처리 수단의 각각은 지연된 색도 신호를 제공하기 위해 수평 간격만큼 입력 색도 신호를 지연시키는 지연 수단, 색도 신호와 지연된 색도 신호를 가산하여 가산된 출력을 제공하는 가산 수단, 색도 신호와 지연된 색도 신호 사이의 상관을 검출하기 위한 상관 검출 수단, 색도 신호 레벨이 기준 레벨보다 높을 때에 제1출력을 발생시키고, 색도 신호 레벨이 기준 레벨보다 낮을 때에 제2출력을 발생시키기 위해 색도 신호 레벨을 검출하기 위한 레벨 검출 수단과, 상기 레벨 검출 수단의 출력과 상기 상관 검출 수단의 출력에 의해 제어되어, 레벨 검출수단이 제2출력을 발생시킬 때와, 레벨 검출 수단이 제1출력을 발생시켜 상관 검출 수단이 보다 작은 상관을 검출할 때, 출력 신호가 색도 신호와 동일하게 되고, 레벨 검출 수단이 제1출력을 발생시켜 상관 검출 수단이 보다 큰 상관을 검출할 때 색도 신호의 평균 레벨과 지연된 색도 레벨에 출력 신호가 동일하게 되도를 그 출력 신호를 발생시키기 위한 신호 발생 수단을 포함한다.

이하, 첨부된 도면을 참조하여 본원의 명세서를 더욱 상세히 설명한다.

비데오 색도 신호 처리 회로가 제10b도에 도시된 바와 같은 특성을 가질 때, 그 레벨이 낮게 되어, 현재 레벨이 출력된다면, 상관은 검출되지 않는데, 그로 인해, 어빙이 반복될 지라도, 색도 신호의 레벨은 아래 표에 도시된 바와 같은 원래의 레벨로부터 변화되지 않는다.

[표]

상기 경우에 있어서, CCD의 특성의 불일치로 인하여 기록 시기에 발생되는 D.C. 오프셋과 같은 노이즈는 전체의 범위에서 5% 이하가 되기 때문에, 심지어, 레벨(L)이 예를 들어, 제10b도에 도시된 바와 같이 전체 번위의 1/4로 되고, 신호가 상기 레벨 이하일 경우 상관을 검출하지 않고 신호 처리가 실행되어도, 노이즈는 단지 약 1%가 된다. 따라서, 그와 같이 직접 출력될 경우에 문제가 발생하지 않는다.

고레벨에서의 색도 신호에 대해서는 빗형 필터의 수단에 의해 노이즈 성분이 충분히 억제될 수 있다.

본 발명의 한 실시예가 제11a도에 도시되어 있다. 제11a도에 있어서, 색도 신호(Aa)는 A/D 변환기(40)에 의해 디지탈 데이타(A)로 변환된다. 데이타(A)가 현재의 데이타일 때, 데이타(B)는 1H 시프트 레지스터(41)를 통해 통과되었던 1H 시프트된 데이타이다.

현재의 데이타(A)가 제1가산기(42) 및 감산기(43)와, 제1데이타로서 스위칭 회로(47)에 공급된다. 1H 시프트된 데이타(B)는 제1가산기(42) 및 감산기(43)에 공급된다.

제1가산기(42)는 두 데이타(A,B)를 가산하여, 가산된 데이타(A+B)를 제2가산기(45)에 공급한다. 감산기(43)는 차 데이타(A-B), 두 데이타(A, B)의 비상관된 데이타를 계산하여, 계산된 데이타를 상관 검출기(44)에 공급한다.

차 데이타(A-B)의 레벨이 소정 범위 내에 있을 때, 상관 검출기(44)는 존재하는 상관을 검출하여, 데이타 f(A-B)=0를 출력시킨다. 상관이 존재하지 않음이 검출될 때, 상기 검출기는 데이타 f(A-B)=(A-B)를 출력시킨다. 상관 검출기(44)의 그와 같은 특성은 제12도에 도시되어 있는데, 여기서, 차 데이타(A-B)가 ±P 이내일 때에 존재하는 상관이 검출된다.

상관 검출기 (44)의 출력 f(A-B)는 제2가산기(45)에 공급된다. 두 데이타(A,B)가 상관되는 것이 판단될 때, 상기 제2가산기(45)는 상관 검출기(44)의 출력 데이타가 f(A-B)=0이기 때문에, (A+B)를 출력시키지만, 상기 두 데이타가 비상관됨이 검출될 때, 상기 제2가산기는 상관 검출기(44)의 출력 f(A-B)= (A-B)이고, 계산 (A+B)+(A-B)=2A이 제2가산기(45)에 의해 형성되기 때문에, 데이타(2A)를 출력시킨다.

그러나, 제2가산기(45)의 출력 데이타가 분하기(46) 내에서 2로 분할되므로, 데이타(A,B)가 상관되었을 때의 두 데이타(A,B)의 산술 평균값인 데이타(A+B)/2, 또는 데이타(A,B)가 비상관되었을 때의 현재 데이타인 데이타(A)는 제2입력 데이타로서 스위칭 회로(47)에 공급된다.

스위칭 회로(47)에 대한 스위칭 신호로서, 예를 들어, 현재 데이타(A)의 상위 두 비트가 이용된다. 스위칭 회로(47)는, 상위 두 비트로서, MSB 및 MSB에 대한 두 번째 비트(MSB-1) 모두가 "0"인 경우에 데이타(A)가 전체 레벨의 25% 보다 낮은 저레벨로 되는 것이 판정되어, 현재 데이타(A)가 직접적으로 출력되는 반면에, MSB 또는, MSB-1 중 어느 하나가 "1"인 경우, 분할기(46)의 출력이 출력되도록 제어된다.

제11a도에서 도시된 회로가 전술한 바와 같이 동작하므로, 색도 신호의 레벨이 낮을 시에, 현재 데이타(A)는 현재 데이타와 1H 시프트된 데이타 사이의 상관의 존재 또는, 비존재에 무관하게 출력되고, 그에 따라, 색의 저하는 더빙이 반복될지라도 유발하지 않는다.

스위칭 회로(47)에 대한 제어 신호로서 데이타(A)의 상위 두 비트가 모두 "0"일 때, 데이타(A)는 직접 출력되며, 동시에, 데이타(A)의 레벨은 전체 레벨의 25% 보다 낮다. 따라서, 특정 제어 신호를 발생시키기 위한 회로가 요구되지 않고, 그 구성이 간단하게 이루어 질 수 있다.

물론, 스위칭 회로(47)의 출력 데이타가 데이타(A)로 스위치되는 레벨은 25%로 제한되지 않지만, 필요에 따라 소정의 레벨로 변화될 수 있다.

제11b도는 본 발명의 다른 실시예를 도시한 것으로, (50)는 색도 신호(R-Y)가 입력되는 A/D 변환기를 나타내고, (51)는 1H 시프트 레지스터이며, (52)는 메모리이고, (53)는 래치 회로이며, (54)는 D/A 변환기이다.

상기 실시예에 있어서, 산술 평균값 데이타는 현재 색도 신호의 레벨 데이타(An)와 1H 시프트된 레벨 데이타(Bn)에 따라 ROM으로 구성된 메모리(52)로부터 직접 출력되도록 채택된다.

즉, 비데오 데이타가 8비트로 구성된다고 가정하면, An가 [00000000]에서 [00111111]로 될 때, 데이타(An)와 같은 데이타는 데이타(Bn)의 값과 무관하게 판독되는 반면에, An이 [00111111]에서 [11111111]로 될 때, (An+Bn)/2인 데이타는 |An/Bn|이 선정된 비율(K)(예를 들어, 1dB)보다 적을 시에 출력되고, 데이타(An)와 같은 데이타는 ｜An/Bn｜＞K인 경우에 출력된다.

물론, 동일한 장치에는 색차 신호(B-Y)가 제공된다.

제11c도는 본 발명의 다른 실시예를 도시한 도면으로, (60)는 A/D 변환기이고, (61)은 시프트 레지스터이며, (62)는 가산기이고, (63)은 계산 소자이며, (64)는 분할기이고, (65)는 비교기이며, (66)은 디지탈 스위치를 나타낸다.

본 실시예에 있어서, 이전의 실시예와 같이, An+Bn은 가산기(62)에 의해 제공되고, (An+Bn)/2 또는 (2An+3Bn)/5와 같은 An+Bn의 함수 데이타는 계산 소자(63)에 의해 제공되며, 상기 함수 데이타 또는 An은 디지탈 스위치(66)에 의해 선택적으로 출력된다. 선택 기준은 예를 들어, ｜Bn/An｜가 제2분할기(64)에 의해 계산되도록 설정되고, 그 계산된 값이 선정된 값(E)에 참조사여 ｜1±△E｜내에 있지 않을 때, 비상관되어, 레벨 "0"이 입력 NAND 게이트(NA)로 입력되고, 또한, An의 상위 두 비트가 상기 게이트에 입력되며, 그것에 의해 계산 소자(63)로부터의 산술 평균값 데이타는 ｜Bn/An｜≒1이고, 또한 색도 신호의 레벨이 높을 시에만 출력된다.

전술한 바와 같이 회로가 동작될 시에, 신호 처리는 두 모드로 실행됨을 주시한다. 즉, 1H 시프트된 신호와 현재 신호 사이의 상관이 있을 경우에 두 신호의 산술 평균값을 출력되고, 비상관이 있는 경우, 현재 신호가 그대로 출력된다. 따라서, 동작의 한 모드가 되는 다른 모드로 스위치되는 파형의 레벨 차가 항상 발생된다.

그런 상태는 제13도를 참조하여 기술한다. 제13a도의 B만큼의 1H 시프트된 시노의 변화와 제13a도의 A만큼의 전류 신호의 변화를 도시하는 것은 범위(X)가 예를 들어, 신호가 상관되는 레벨의 범위에 잇는 것을 가정한다.

현재 신호(A)가 범위(X) 외측 번위 내에서 그대로 출력되기 때문에, 그 출력은 제13b도의 d로 표시된 것처럼 출력된다. 범위(X)내에서, 신호(A) 및 신호(B)의 산술 평균값[(A+B)/2]이 출력되기 때문에, 그 출력은 제13b도의 f로 표시된다.

레벨이 상관을 갖는 부분과 상관이 없는 부분 사이의 경계 상의 포인트에서 스위치될 때, 제13b도의 r-p부분과 q-s부분에 도시된 것처럼 약간의 레벨 차가 발생된다.

그와 같은 레벨 차는 신호 왜곡을 일으키는데, 정상적인 색도 신호가 얻어질 수 없는 문제가 존재한다.

제15도는 전술한 문제점을 해소할 수 있는 실시예를 도시한 도면이며, 제14도는 ROM(144)으로부터 데이타를 판독한 특성도 이다.

제15도를 참조하면, 입력 데이타(A)는 제1가산기(142) 및 1H 시프트 레지스터(141)에 공급된다. 여기서, 데이타(A)는 디지탈 신호로 변환되었다. 1H 시프트 레지스터(141)에 의해 지연된 데이타(B)는 제1가산기(142)에 공급되고, 두 데이타의 가산된 신호(A+B)는 제2가산기(145)에 공급된다.

데이타(A) 및 데이타(B)의 차는 감산기(143)에 의해 계산되고, 두 데이타의 비상관 데이타부(A+B)는 ROM(144)으로부터 데이타를 판독하기 위한 어드레스 신호로서 ROM(144)에 공급된다. 함수 발생기로서의 ROM(144)으로부터, 제14도에 도시된 바와 같은함수f(A-B)는 판독되어 제2가산기(145)에 공급된다.

따라서, 제2가산기(145)로부터, 두 데이타의 가산된 출력(A+B)+f(A-B)은 출력되어, 분할기(146)에 의해 2로 분할되고, 출력 신호(C)가 형성된다. 따라서, 아래와 같이 얻어진다.

C=1/2{(A+B)+f(A-B)}

이제, 제15도의 동작을 설명한다.

현재 데이타(A)와 1H 시프트된 데이타(B)가 그들 상관된 범위(제1레벨 차의 범위)내에 있을 때, 제14도의 감산기(143)의 출력으로서 데이타(A-B)는 예를 들어, -L에서 L까지의 범위 내에 있게 되고, 따라서, ROM(144)으로부터 판독된 출력f(A-B)은 "0"이 된다. f(A-B)=0이기 때문에, 제2가산기(145)는 (A+B)를 출력시키고, 출력 데이타(C)로서, 데이타(1/2)(A+B), 즉 두 데이타(A,B)의 산술 평균값이 출력된다.

현재 데이타(A) 및 1H 시프트된 데이타(B)가 비상관 범위, 즉 감산기(143)의 출력 데이타(A-B)가 제14도의 M보다 크거나 -M보다 적은 범위(제2레벨 차의 범위)인 경우에, ROM(144)으로부터 판독된 출력f(A-B)은 제14도에서 명백해 지듯이 f(A-B)=(A-B)가 되다.

따라서, 제2가산(145)는 (A-B)+(A-B)=2A를 출력시키고, 출력 데이타(C)는 C=2A×(1/2)=A가 되어, 현재 데이타(A)는 출력 데이타(C)로서 출력된다.

현재 데이타(A)와 1H 시프트된 데이타(B)가 약간의 상관된 범위, 즉 감산기(143)의 출력 데이타(A-B)가 제14도의 L 및 M과, 제14도의 -L 및 -M 사이에 있는 범위 내에 있는 경우에 대해 기술된다.

데이타(A-B)가 L 및 M 사이에 있을 때, ROM(144)으로부터 판독된 출력은 제14도에서 명백해진다.

f(A-B)={M/(M-L)}(A-B)-{ML/(M-L)}

따라서, 제2가산기(145)로부터 가산된 출력은 아래와 같이 된다.

(A+B)+{M/(M-L)}(A-B)-{ML/(M-L)}

따라서, 제13C도에 도시된 특성(C')의 부분(g)에서의 데이타는 출력 단자(C)에서 출력된다.

그리고, 데이타(A-B)가 -L 및 -M 사이에 있을 때, 제14도의 특성에 따른 ROM(144)으로부터 판독된 출력은 아래와 같이 된다.

f(A-B)={M/(M-L)}(A-B)-{ML/(M-L)}

따라서, 제2가산기(145)로부터 가산된 출력은 아래와 같이 된다.

(A+B)+{M/(M-L)}(A-B)+{ML/(M-L)}

그리고, 제13C도에 도시된 특성(C')의 부분(g)에서의 데이타는 출력 단자(C)로부터 출력된다.

즉, 현재 데이타(A) 및 1H 시프트된 데이타가 약간 상관(제13C도의 Y의 범위에 상응)된 범위에서, 제13C도의 부분(g)이 얻어지고, 따라서, 제15도의 장치는 제13C도에 도시된 바와 같이 평활 특성을 가진 데이타를 출력시킨다.

제15도의 함수 발생기(144)가 ROM을 이용하고, 상기 ROM이 제14도에 도시된 바와 같은 특성을 가진 데이타를 저장하는 동안, 유사한 보간 영상 데이타는 ROM 대신에 제16도에 도시된 바와 같은 회로를 이용함으로서 얻어질 수 있다.

제16도에 도시된 회로는 아래에 기술된다. 현재 데이타(A)및 1H 시프트된 데이타(B) 사이의 차 데이타(A-B)는 라인(151)에 공급되고, 또한, 계수 중배기(152) 및 절대값 화소(160)에 입력되고, 제1입력 데이타로서 선택 회로(156)에 공급된다. 한편, 부호 비트로서의 데이타(A-B)의 MSB 비트는 인버터(153) 및 보수 회로(150)에 공급된다. 상수{ML/(M-L)}는 라인(161)에 공급되어, 보수 회로(150)에 입력된다.

보수 회로(150)는 배타적-NOR_s(EX-NOR_s)(154)의 병렬 회로로 형성되고, 데이타(A-B)의 양 또는 음의 극성을 나타내는 부호 비트로서 MSB 비트가 모든 배타적 EX-NOR₃)(154)의 한 입력 단자에 공급되기 때문에, 데이타(A-B)가 양의 극성일 때만, 상수{ML/(M-L)}의 데이타는 보수 회로(150)에 의해 반전되어, 가산기(155)에 공급된다. 한편, MSB 비트는 인버터(153)에 의해 반전되어, 가산기(155)에 공급된다. 즉, 보수 회로(150)의 출력과 인버터(153)의 출력은 가산기(155) 내에서 가산되어, 상수{ML/(M-L)}의 두 보수가 얻어진다.

가산기(155)에는 또한 계수 중배기(152)의 출력 데이타가 공급된다. 가산기(155)에 대한 그와 같은 데이타 입력에 따라, 차 데이타(A-B)가 양의 극성인 동시에 그 출력 데이타는 아래와 같다.

{M/(M-L)}(A-B)-{ML/(M-L)}

역으로, 차 데이타(A-B)가 음의 극성일 때는 아래와 같이 된다.

{M/(M-L)}(A-B)-{ML/(M-L)}

또한, 그러한 출력 데이타는 라인(162)을 통해 제2입력 데이타로서 선택 회로(156)에 공급된다. 선택 회로(156)에 대한 제3입력 데이타는 라인(163)상에서 "0"신호이다.

차 데이타(A-B)의 절대값 ｜A-B｜을 얻기 위한 절대값 회소(60)는 배타적 -OR_s(EX-OR_s)(157)의 병렬 회로로 형성되며, 모든 EX-OR_s(157)의 한 입력 단자에는 차 데이타(A-B)의 MSB 비트가 공급된다. MSB 비트차 차 데이타(A-B)의 양 또는 음의 극성을 나타내는 부호 비트이기 때문에, 차 데이타(A-B)가 음의 극성일 때만, 데이타(A-B)는 EX-OR_s(157)에 의해 반전되어, 절대값 데시타 ｜A-B｜로서 비교기(158,159)에 공급된다.

비교기(158,159)에 상수(L,M)가 공급됨으로써, 비교기(158,159)는 절대값 데이타 ｜A-B｜가 상수(L,M)를 각각 초과할 때에 라인(164,165)에 "1"신호를 출력시킨다.

라인(164,165) 상의 두 신호 비트는 선택 신호로서 선택 회로(156)에 공급됨으로써, 제1 내지 제3입력 데이타 중의 하나는 선택되어 라인(170)에 출력된다.

제1입력데이타는 선택 신호가 모두 "1"일 때, 라인(170)으로 출력되고, 제3입력 데이타는 선택 신호가 모두 "0"일 때에 라인(170)으로 출력되며, 그리고, 제2입력 데이타는 라인(164) 상의 선택 신호가 "1"이고, 라인(165)상의 선택 신호가 "0"일 때에 라인(170)에 출력된다.

따라서, 라인(170)에 대한 데이타 출력은 제14도에 도시된 특성으로 표시된 데이타이다.

게다가, 계수{ML/(M-L)}가 2제곱으로 설정되었다면, 계수 증배기(152)는 시프트 레지스터에 의해 간단히 제공될 수 있다.

더욱이 상수(M,L)는 M=M(A,B), L=L(A,B)와 같은 A, B의 함수로 이루어 질 수 있다. 이 경우에, 상관의 존재 또는, 상관의 비존재 여부의 결정은 절대값 ｜A-B｜뿐만 아니라, (｜A-B｜)/A 또는 (｜A-B｜)/B의 비율의 크기에 의해 이루어 질 수 있다.

전술한 실시예는 본 발명의 색차 신호(R-Y,B-Y)의 처리 시스템에 적용되지만, 물론, 유사한 문제가 포함된 다른 비데오 신호 시스템에도 동일하게 적용될 수 있다.

Claims (1)

1. 비데오 색 신호 처리 회로에 있어서, 시간축으로 압축되는 2개의 색 신호를 복조하는 수단; 상기 복조된 비데오 색 신호를 최소한 1 수평 기간 지연하는 지연 수단; 상기 지연 수단에 의해 지연된 색 신호와 지연 이전의 색신호의 상관 검출을 행하는 상관 검출 수단; 상기 지연 수단의 출력 신호와 지연 이전의 출력 신호의 가중 평균화된 비데오 색 신호를 출력하는 평균화 수단; 상기 평균화 수단에 의해 가중 평균화된 비데오 색신호, 또는 가중 평균화 이전의 비데오 색 신호 중 임의 신호를 추출하여 출력할 수 있는 추출 수단을 포함하고, 상기 복조된 비데오 영상 신호가 소정의 레벨 이하가 될 때 또는 상기 상관 검출 수단이 상관이 없다고 판정이 된 경우에, 상기 추출 수단에 의해 복조된 비데오 신호를 출력하고, 상기 비데오 색 신호의 레벨이 소정값 이상이 되며, 또한, 상기 상관 검출 수단이 상관이 있다고 판정된 경우에, 상기 가중 평균화된 비데오 신호를 출력하는 것을 특징으로 하는 비데오 색신호 처리 회로.

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