JPH0783498B2 - ドロツプアウト処理回路 - Google Patents
ドロツプアウト処理回路Info
- Publication number
- JPH0783498B2 JPH0783498B2 JP61263535A JP26353586A JPH0783498B2 JP H0783498 B2 JPH0783498 B2 JP H0783498B2 JP 61263535 A JP61263535 A JP 61263535A JP 26353586 A JP26353586 A JP 26353586A JP H0783498 B2 JPH0783498 B2 JP H0783498B2
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- dropout
- difference signals
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は映像信号のドロップアウト処理回路に関し、特
に輝度信号と２つの色差信号Ｒ−Ｙ、Ｂ−Ｙとを録再す
るビデオテープレコーダ等に適用されるものである。
に輝度信号と２つの色差信号Ｒ−Ｙ、Ｂ−Ｙとを録再す
るビデオテープレコーダ等に適用されるものである。
時間軸圧縮線順次色差信号を時間伸長して同時化した色
差信号Ｒ−Ｙ、Ｂ−Ｙについて、１サンプル交互の直列
交互信号に変換してから一括してドロップアウト処理を
行うことにより、１系統の処理回路でドロップアウト処
理を双方の色差信号に対し均等に行うようにして回路厚
生を簡単にしたドロップアウト処理回路である。
差信号Ｒ−Ｙ、Ｂ−Ｙについて、１サンプル交互の直列
交互信号に変換してから一括してドロップアウト処理を
行うことにより、１系統の処理回路でドロップアウト処
理を双方の色差信号に対し均等に行うようにして回路厚
生を簡単にしたドロップアウト処理回路である。
VTR付きTVカメラとして、輝度信号と色差信号とを夫々
別々に記録再生するようにしたものが知られている。周
知のように、VTRでは磁気テープ上のゴミや傷等によっ
て再生キャリアが部分的に欠損するドロップアウトが生
じる。ドロップアウト補償回路として、再生信号の１ラ
イン分を記憶する1Hラインメモリを設け、ドロップアウ
トを検出したとき、再生信号のその部分をラインメモリ
の出力に切換えて、欠損が目立たないようにしたものが
知られている。上記のような色差信号を記録するVTRで
は、ドロップアウト補償回路が二系統分設けられてい
る。
別々に記録再生するようにしたものが知られている。周
知のように、VTRでは磁気テープ上のゴミや傷等によっ
て再生キャリアが部分的に欠損するドロップアウトが生
じる。ドロップアウト補償回路として、再生信号の１ラ
イン分を記憶する1Hラインメモリを設け、ドロップアウ
トを検出したとき、再生信号のその部分をラインメモリ
の出力に切換えて、欠損が目立たないようにしたものが
知られている。上記のような色差信号を記録するVTRで
は、ドロップアウト補償回路が二系統分設けられてい
る。
ドロップアウト補償回路には、高価な1Hラインメモリを
必要とする。本発明は、二系統必要なラインメモリを一
本にして低コスト、省スペースを図ることを目的とす
る。
必要とする。本発明は、二系統必要なラインメモリを一
本にして低コスト、省スペースを図ることを目的とす
る。
本発明のドロップアウト処理回路は、入力の時間軸圧縮
線順次色差信号Ｒ−Ｙ、Ｂ−Ｙを時間伸長して、２つの
並列色差信号に変換した後、１サンプル交互の直列交互
色差信号に変換する第１の変換回路１と、上記直列交互
色差信号を１水平走査期間遅延させる遅延回路207と、
信号のドロップアウトを示す区間において、上記第１の
変換回路の出力から上記遅延回路の出力に切換える切換
スイッチ208と、上記切換スイッチの出力の直列交互色
差信号を個別の２つの色差信号に変換する第２の変換回
路２とを具備する。
線順次色差信号Ｒ−Ｙ、Ｂ−Ｙを時間伸長して、２つの
並列色差信号に変換した後、１サンプル交互の直列交互
色差信号に変換する第１の変換回路１と、上記直列交互
色差信号を１水平走査期間遅延させる遅延回路207と、
信号のドロップアウトを示す区間において、上記第１の
変換回路の出力から上記遅延回路の出力に切換える切換
スイッチ208と、上記切換スイッチの出力の直列交互色
差信号を個別の２つの色差信号に変換する第２の変換回
路２とを具備する。
この構成によると、時間伸長して同時化された色差信号
Ｒ−Ｙ、Ｂ−Ｙを１サンプル交互の直列交互信号（１系
統の信号）に変換してから一括してドロップアウト処理
を行うので、順次信号として送られてくる時間軸圧縮色
差信号Ｒ−Ｙ、Ｂ−Ｙに対し、ドロップアウト処理を均
等に行うための回路を簡単にする（従来２系統あったも
のを１系統とする）ことができる。
Ｒ−Ｙ、Ｂ−Ｙを１サンプル交互の直列交互信号（１系
統の信号）に変換してから一括してドロップアウト処理
を行うので、順次信号として送られてくる時間軸圧縮色
差信号Ｒ−Ｙ、Ｂ−Ｙに対し、ドロップアウト処理を均
等に行うための回路を簡単にする（従来２系統あったも
のを１系統とする）ことができる。
第１図は本発明の一実施例のドロップアウト処理回路を
示す。入力端子T1に与えられる信号は第２図のS13に示
す時間軸圧縮色差信号のVTR再生出力ディジタル化した
信号である。この実施例のVTR付きVTRカメラでは、輝度
信号（第２図S11）と色差信号Ｒ−Ｙ、Ｂ−Ｙ（第２図S
12、S14）を夫々別々のトラックにFM記録し、色差信号
については、第２図S13に示すように時間軸を1/2に圧縮
して1/2水平区間ごとに交互に記録している。
示す。入力端子T1に与えられる信号は第２図のS13に示
す時間軸圧縮色差信号のVTR再生出力ディジタル化した
信号である。この実施例のVTR付きVTRカメラでは、輝度
信号（第２図S11）と色差信号Ｒ−Ｙ、Ｂ−Ｙ（第２図S
12、S14）を夫々別々のトラックにFM記録し、色差信号
については、第２図S13に示すように時間軸を1/2に圧縮
して1/2水平区間ごとに交互に記録している。
第３図の信号S23は、第２図S13に対応する時間圧縮色差
信号の再生RF信号S21を復調した信号であるが、この再
生RF信号21にドロップアウトａが生じたとき、ａに相当
する区間ｂはドロップアウトのため正しい波形とならな
い。このため、よく知られているように、ビデオ信号に
ドロップアウトがあった場合、キャリアレベルに基づい
て第３図S22に示すようなドロップアウトパルスを得
て、S23のようにその区間ｂの再生信号を１ライン（1
H）前のビデオ信号に置換するという処理が行われる。
信号の再生RF信号S21を復調した信号であるが、この再
生RF信号21にドロップアウトａが生じたとき、ａに相当
する区間ｂはドロップアウトのため正しい波形とならな
い。このため、よく知られているように、ビデオ信号に
ドロップアウトがあった場合、キャリアレベルに基づい
て第３図S22に示すようなドロップアウトパルスを得
て、S23のようにその区間ｂの再生信号を１ライン（1
H）前のビデオ信号に置換するという処理が行われる。
しかしこのようにした場合、信号S23を時間伸長して得
たＲ−Ｙ、Ｂ−Ｙの２つの色差信号に基づく再生画像
は、一方（この場合はＲ−Ｙ）の信号のみドロップアウ
ト補償されたことになるので、復元された絵柄によって
はモニタで見た際にやや不自然な色相が生じることがあ
る。なお復調信号S23は線順次色差信号であるためドロ
ップアウトパルスのないＢ−Ｙの区間においても均等に
ドロップアウト処理を行うことは困難である。
たＲ−Ｙ、Ｂ−Ｙの２つの色差信号に基づく再生画像
は、一方（この場合はＲ−Ｙ）の信号のみドロップアウ
ト補償されたことになるので、復元された絵柄によって
はモニタで見た際にやや不自然な色相が生じることがあ
る。なお復調信号S23は線順次色差信号であるためドロ
ップアウトパルスのないＢ−Ｙの区間においても均等に
ドロップアウト処理を行うことは困難である。
そこで従来では、できる限り自然なドロップアウト補償
を行うために、第３図のように時間伸長され、同時化さ
れた色差信号S25の期間ｃ及び色差信号S26の区間ｄの双
方を夫々１ライン前の信号で補償している。
を行うために、第３図のように時間伸長され、同時化さ
れた色差信号S25の期間ｃ及び色差信号S26の区間ｄの双
方を夫々１ライン前の信号で補償している。
しかしＲ−Ｙ、Ｂ−Ｙの双方の色差信号に対してドロッ
プアウト補償を行うとなると、信号処理回路が２系統に
なってしまい、1H遅延回路等が２つ必要であり、複雑で
コスト高となってしまう。そこで本実施例では、時間伸
長され、同時化された色差信号Ｒ−Ｙ、Ｂ−Ｙを１サン
プル交互の直列交互色差信号に再編成して、１系統でド
ロップアウト処理ができるようにしている。
プアウト補償を行うとなると、信号処理回路が２系統に
なってしまい、1H遅延回路等が２つ必要であり、複雑で
コスト高となってしまう。そこで本実施例では、時間伸
長され、同時化された色差信号Ｒ−Ｙ、Ｂ−Ｙを１サン
プル交互の直列交互色差信号に再編成して、１系統でド
ロップアウト処理ができるようにしている。
従って、第１図において、入力端子T1に与えられるディ
ジタル時間圧縮色差信号S61はシリアル−パラレル変換
器201を通りメモリ202に記憶され、時間軸を２倍にして
読み出される。第４図のタイムチャートに書込みクロッ
クに対応した読出し側の基準クロックRCK（S81）及びそ
の倍周期のリードクロック1/2RCK（S80）を示す。同様
に入力端子T2に与えられるドロップアウトパルス（S7
4）も、シリアル−パラレル変換回路213を通り、メモリ
214に記憶され、時間伸長されて読出される。
ジタル時間圧縮色差信号S61はシリアル−パラレル変換
器201を通りメモリ202に記憶され、時間軸を２倍にして
読み出される。第４図のタイムチャートに書込みクロッ
クに対応した読出し側の基準クロックRCK（S81）及びそ
の倍周期のリードクロック1/2RCK（S80）を示す。同様
に入力端子T2に与えられるドロップアウトパルス（S7
4）も、シリアル−パラレル変換回路213を通り、メモリ
214に記憶され、時間伸長されて読出される。
なおメモリ202はタイムベースコレクタの機能も有し、
ライトロックをジッターで変調すると共にリードクロッ
クRCKを固定にすることにより、時間軸補正が行われ
る。メモリ202の読出し出力（８サンプル・パラレル）
はＲ−Ｙ、Ｂ−Ｙの同時信号としてパラレル−シリアル
変換器203、204に夫々分岐供給され、第４図S64、S65に
示す１サンプル（８ビット構成）ずつのシリアル信号
（Ｒ−Ｙ、Ｂ−Ｙ同時） に直される。
ライトロックをジッターで変調すると共にリードクロッ
クRCKを固定にすることにより、時間軸補正が行われ
る。メモリ202の読出し出力（８サンプル・パラレル）
はＲ−Ｙ、Ｂ−Ｙの同時信号としてパラレル−シリアル
変換器203、204に夫々分岐供給され、第４図S64、S65に
示す１サンプル（８ビット構成）ずつのシリアル信号
（Ｒ−Ｙ、Ｂ−Ｙ同時） に直される。
各パラレル−シリアル変換器203、204の出力は切換スイ
ッチ205に供給され、基準クロックRCK（S80）の高レベ
ル／低レベルに対応して切換スイッチ205が切換えられ
ることにより、第４図S66に示すような１サンプル周期
内でＲ−ＹとＢ−Ｙとが１サンプルずつ交互に連なる直
列交互色差信号に変換される。なお上記のシリアル−パ
ラレル変換器201、メモリ202、パラレル−シリアル変換
器203、204および切換スイッチ205が、時間軸圧縮線順
次色差信号を時間伸長して、２つの並列色差信号に変換
した後、１サンプル交互の直列交互色差信号に変換する
第１の変換回路１を構成する。
ッチ205に供給され、基準クロックRCK（S80）の高レベ
ル／低レベルに対応して切換スイッチ205が切換えられ
ることにより、第４図S66に示すような１サンプル周期
内でＲ−ＹとＢ−Ｙとが１サンプルずつ交互に連なる直
列交互色差信号に変換される。なお上記のシリアル−パ
ラレル変換器201、メモリ202、パラレル−シリアル変換
器203、204および切換スイッチ205が、時間軸圧縮線順
次色差信号を時間伸長して、２つの並列色差信号に変換
した後、１サンプル交互の直列交互色差信号に変換する
第１の変換回路１を構成する。
切換スイッチ205の出力はラッチ206において基準クロッ
クRCK（S81）にて第４図S67のようにラッチされてか
ら、切換スイッチ208に導出される。
クRCK（S81）にて第４図S67のようにラッチされてか
ら、切換スイッチ208に導出される。
切換スイッチ208はドロップアウト発生時に切換えられ
るもので、その出力は1Hディレー回路207に供給され、1
H遅延出力（第４図S68）がドロップアウト時にスイッチ
208で選択されて信号欠損を補う構成になっている。こ
の切換スイッチ208には、既述のメモリ214の出力から得
られる時間軸を２倍にしたドロップアウトパルスS76が
パラレル−シリアル変換器215（出力S77）及びラッチ21
6（出力S78）を介して供給される。従って第４図S78に
示すように基準クロックRCK（S81）に同期化されたドロ
ップアウト区間においては、切換スイッチ208の出力S69
は第４図に示すように1Hディレー回路207の出力（Ｒ−
Ｙ）′（Ｂ−Ｙ）′で置換され、欠損部分が隣接ライン
の信号で補完される。
るもので、その出力は1Hディレー回路207に供給され、1
H遅延出力（第４図S68）がドロップアウト時にスイッチ
208で選択されて信号欠損を補う構成になっている。こ
の切換スイッチ208には、既述のメモリ214の出力から得
られる時間軸を２倍にしたドロップアウトパルスS76が
パラレル−シリアル変換器215（出力S77）及びラッチ21
6（出力S78）を介して供給される。従って第４図S78に
示すように基準クロックRCK（S81）に同期化されたドロ
ップアウト区間においては、切換スイッチ208の出力S69
は第４図に示すように1Hディレー回路207の出力（Ｒ−
Ｙ）′（Ｂ−Ｙ）′で置換され、欠損部分が隣接ライン
の信号で補完される。
このように一つの1Hディレー回路207のみで２系統の色
差信号のドロップアウト処理が可能である。なお1Hディ
レー回路207は、4fscサンプリング（サブキャリアの４
倍周波数）の場合、910段のシフトレジスタで構成でき
る。
差信号のドロップアウト処理が可能である。なお1Hディ
レー回路207は、4fscサンプリング（サブキャリアの４
倍周波数）の場合、910段のシフトレジスタで構成でき
る。
切換スイッチ208の出力（S69）はラッチ209、210におい
てリードクロックS80の立上り、立下りで第４図S70、S7
1のようにラッチされて、１サンプル周期のＲ−Ｙ、Ｂ
−Ｙの個別信号に直される。インバータ217はラッチ位
相の反転用である。各ラッチ209、210の出力はラッチ21
1、212においてリッドクロックS80で再びラッチされ、
第４図S72、S73に示すように位相を合わせて同時化色差
信号Ｒ−Ｙ、Ｂ−Ｙとして導出される。なおラッチ209
〜212が、直列交互色差信号を個別の２つの色差信号に
変換する２の変換回路２を構成する。
てリードクロックS80の立上り、立下りで第４図S70、S7
1のようにラッチされて、１サンプル周期のＲ−Ｙ、Ｂ
−Ｙの個別信号に直される。インバータ217はラッチ位
相の反転用である。各ラッチ209、210の出力はラッチ21
1、212においてリッドクロックS80で再びラッチされ、
第４図S72、S73に示すように位相を合わせて同時化色差
信号Ｒ−Ｙ、Ｂ−Ｙとして導出される。なおラッチ209
〜212が、直列交互色差信号を個別の２つの色差信号に
変換する２の変換回路２を構成する。
なおメモリ202のアドレス操作により、Ｒ−Ｙ及びＢ−
Ｙの色差順次信号を読出してドロップアウト処理を行う
ようにしてもよい。
Ｙの色差順次信号を読出してドロップアウト処理を行う
ようにしてもよい。
参考のために、第５図に従来のドロップアウト処理回路
の構成を示し、第６図に動作タイムチャートを示す。図
示するように、従来では２系統分の1Hディレー回路10
7、108を必要としていた。なお第５図において、101、1
13はシリアル−パラレル変換器、102、114はメモリ、10
3、104、115はパラレル−シリアル変換器で、これらは
第１図と対応するものである。また105、106、116、11
1、112はラッチ、109、110は切換スイッチである。第６
図において、S51は読出し側の基準クロック、S50はリー
ドクロック、S34、S35はパラレル−シリアル変換出力、
S36、S38はＲ−Ｙの本線信号と1Hディレー信号とを夫々
示す。S47、S48はドロップアウトパルスで、S40はドロ
ップアウト補償されたスイッチ109の出力、S42、S43は
ドロップアウトの処理出力Ｒ−Ｙ、Ｂ−Ｙを示す。
の構成を示し、第６図に動作タイムチャートを示す。図
示するように、従来では２系統分の1Hディレー回路10
7、108を必要としていた。なお第５図において、101、1
13はシリアル−パラレル変換器、102、114はメモリ、10
3、104、115はパラレル−シリアル変換器で、これらは
第１図と対応するものである。また105、106、116、11
1、112はラッチ、109、110は切換スイッチである。第６
図において、S51は読出し側の基準クロック、S50はリー
ドクロック、S34、S35はパラレル−シリアル変換出力、
S36、S38はＲ−Ｙの本線信号と1Hディレー信号とを夫々
示す。S47、S48はドロップアウトパルスで、S40はドロ
ップアウト補償されたスイッチ109の出力、S42、S43は
ドロップアウトの処理出力Ｒ−Ｙ、Ｂ−Ｙを示す。
本発明は上述のように、時間伸長して同時化された色差
信号Ｒ−Ｙ、Ｂ−Ｙを１サンプル交互の直列交互信号
（１系統の信号）に変換してから一括してドロップアウ
ト処理を行うので、線順次信号として送られてくる時間
軸圧縮色差信号Ｒ−Ｙ、Ｂ−Ｙに対し、ドロップアウト
処理を均等に行うための回路を簡単にする（従来２系統
あったものを１系統とする）ことができ、従って高価な
ライン遅延回路等が１つでよく、コスト低減、省スペー
スが図れる。
信号Ｒ−Ｙ、Ｂ−Ｙを１サンプル交互の直列交互信号
（１系統の信号）に変換してから一括してドロップアウ
ト処理を行うので、線順次信号として送られてくる時間
軸圧縮色差信号Ｒ−Ｙ、Ｂ−Ｙに対し、ドロップアウト
処理を均等に行うための回路を簡単にする（従来２系統
あったものを１系統とする）ことができ、従って高価な
ライン遅延回路等が１つでよく、コスト低減、省スペー
スが図れる。
第１図は本発明の一実施例のドロップアウト処理回路の
回路図、第２図は実施例のVTRにおける記録信号のフォ
ーマット図、第３図はドロップアウト補償の動作を示す
波形図、第４図は第１図の動作タイムチャート、第５図
は従来のドロップアウト処理回路の回路図、第６図は第
５図の動作タイムチャートである。 なお図面に用いた符号において、 １……第１の変換回路 ２……第２の変換回路 205……切換スイッチ 207……1Hディレー回路 208……切換スイッチ である。
回路図、第２図は実施例のVTRにおける記録信号のフォ
ーマット図、第３図はドロップアウト補償の動作を示す
波形図、第４図は第１図の動作タイムチャート、第５図
は従来のドロップアウト処理回路の回路図、第６図は第
５図の動作タイムチャートである。 なお図面に用いた符号において、 １……第１の変換回路 ２……第２の変換回路 205……切換スイッチ 207……1Hディレー回路 208……切換スイッチ である。
Claims (1)
- 【請求項１】入力の時間軸圧縮線順次色差信号を時間伸
長して、２つの並列色差信号に変換した後、１サンプル
交互の直列交互色差信号に変換する第１の変換回路と、 上記直列交互色差信号を１水平走査期間遅延させる遅延
回路と、 信号のドロップアウトを示す区間において、上記第１の
変換回路の出力から上記遅延回路の出力に切換える切換
スイッチと、 上記切換スイッチの出力の直列交互色差信号を個別の２
つの色差信号に変換する第２の変換回路とを具備するド
ロップアウト処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61263535A JPH0783498B2 (ja) | 1986-11-05 | 1986-11-05 | ドロツプアウト処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61263535A JPH0783498B2 (ja) | 1986-11-05 | 1986-11-05 | ドロツプアウト処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63117594A JPS63117594A (ja) | 1988-05-21 |
| JPH0783498B2 true JPH0783498B2 (ja) | 1995-09-06 |
Family
ID=17390888
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61263535A Expired - Fee Related JPH0783498B2 (ja) | 1986-11-05 | 1986-11-05 | ドロツプアウト処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0783498B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6051389A (ja) * | 1983-08-31 | 1985-03-22 | Sony Corp | カラー映像信号の再生装置 |
-
1986
- 1986-11-05 JP JP61263535A patent/JPH0783498B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63117594A (ja) | 1988-05-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |