KR960009167A - 반도체 제조의 웰 형성방법 - Google Patents
반도체 제조의 웰 형성방법 Download PDFInfo
- Publication number
- KR960009167A KR960009167A KR1019940019597A KR19940019597A KR960009167A KR 960009167 A KR960009167 A KR 960009167A KR 1019940019597 A KR1019940019597 A KR 1019940019597A KR 19940019597 A KR19940019597 A KR 19940019597A KR 960009167 A KR960009167 A KR 960009167A
- Authority
- KR
- South Korea
- Prior art keywords
- type
- well
- semiconductor substrate
- oxide film
- nitride film
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823892—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
본 발명에 의한 웰 형성방법은 우선, 반도체기판상에서 장벽산화막과 질화막을 형성한 후, 사진식각공정으로 웰형성부위를 정의하고 질화막과 장벽산화막을 식각하여 반도체기판을 드러나게 하고, 식각되지 않은 질화막을 마스크로 사용하여 반도체기판의 웰형성부위를 소정 깊이로 식각한다.
그리고, 반도체기판에 에피택셜 성장공정을 진행시키면서 반도체기판의 식각된 웰 형성부위에 N형의 불순물을 첨가시켜서 N형의 웰을 형성시키고, 질화막을 마스크로 하여 P형의 웰이 형성된 부위의 에피택셜층을 산화시키면서, 질화막 상에도 성장되어 형성된 실리콘층도 산화시킨다.
그 후에, 질화막 상의 산화된 실리콘층과 질화막을 스트립하고, 반도체 기판상에서 에치 백 공정을 통해 N형의 웰이 형성된 부위의 웰산화막만 남기고, 웰산화막을 마스크로 P형의 웰을 형성시킬 부위의 반도체기판을 소정 깊이로 식각한다.
그리고, N형의 웰을 형성시킨 반도체기판에 에피택셜 성장공정을 진행시키면서 반도체기판의 식각된 P형의 웰 형성부위에 P형의 불순물을 첨가시켜서 P형의 웰을 형성시킨다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 따른 웰 형성방법.
Claims (4)
- 반도체 제조의 웰 형성방법에 있어서,1) 반도체기판상에 장벽산화막과 질화막을 형성한 후, 사진식각공정으로 제 1 형의 웰 형성부위를 정의하고 질화막과 장벽산화막을 제거하여 반도체기판의 제 1 형의 웰 형성부위를 드러나게하는 단계와,2) 식각되지 않은 질화막을 마스크로 사용하여 반도체기판의 제 1 형의 웰 형성부위를 소정 상태의 화합물을 이용하여 소정 깊이로 트랜치하는 단계와,3) 반도체기판에 에피택셜 성장공정을 진행시키면서 반도체기판의 트랜치된 제 1 형의 웰 형성부위에는 제 1 형의 불순물을 첨가시켜서 제 1 형의 웰을 형성시키는 단계와,4) 반도체 기판상에서 질화막을 마스크로 하여 제 1 형의 웰이 형성된 부위의 에피택셜층을 산화시키면서, 에피택셜 성장공정에 의해 질화막 상에도 성장된 실리콘층도 산화시키는 단계와,5) 질화막 상의 산화된 실리콘층과 질화막을 식각시키는 단계와,6) 반도체기판을 에치 백 공정을 통해 제 1 형의 웰이 형성된부위의 두터운 웰산화막만 남기는 단계와,7) 제 1 형의 웰의 두터운 웰산화막을 마스크로 제 2 형의 웰을 형성시킬 부위의 반도체 기판을 소정 깊이로 트랜치하는 단계와,8) 제 1 형의 웰을 형성시킨 반도체 기판에 에피택셜 성장공정을 진행시키면서 반도체기판의 식각된 제 2 형의 웰 형성부위에는 제 2 형의 불순물을 첨가시켜서 제 2 형의 웰을 형성시키는 단계를 포함하여 이루어진 반도체 제조의 웰 형성방법.
- 제1항에 있어서, 상기 1) 단계에서 반도체 기판의 질화막과 장벽산화막은 건식 식각공정을 통해 제거하고, 상기 2) 단계에서 반도체기판의 웰 형성 부위를 플라즈마 상태로 변화시킨 Cl2를 이용하여 4㎛ 내지 6㎛의 깊이로 트랜치 하고, 상기 3) 단계에서 반도체기판의 식각된 부위에 3000Å정도의 산화막을 산화공정과 어닐링공정을 진행시켜 형성하고 HF수용액에서 산화막을 식각시킨 후에, 에피택셜 성장공정을 진행시키는 것이 특징인 반도체 제조의 웰 형성방법.
- 제1항에 있어서, 상기 7) 단계에서 제 2 형의 웰형성부위는 반도체기판에 형성된 제 1 형의 웰의 깊이와 같게 반도체기판을 식각시키고, 반도체기판의 식각된 부위에 3000Å정도의 산화막을 산화공정과 어닐링공정을 진행시켜 형성하고 HF수용액에서 산화막을 식각시키고, 상기 8) 단계에서 반도체기판의 제 2 형의 웰을 형성시키기위해 에피택샬 성장공정을 진행 시킬때에 제 1 형의 두터운 산화막 상에 형성된 실리콘층을 제거하기 위하여 반도체기판을 산화시키고, 반도체기판의 제 1 형의 웰과 제 2 형의 웰에 형성된 산화막을 식각시키는 것이 특징인 반도체 제조의 웰 형성방법.
- 제1항에 있어서, 상기 제 1 형의 불순물은 N형 불순물을 사용하고, 제 2 형의 불순물로는 P형 불순물을 사용하여, 제 1 형의 웰은 N형의 웰이 형성되고 제 2 형의 웰은 P형의 웰이 형성되는 것이 특징인 반도체 제조의 웰 형성방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019940019597A KR0135090B1 (ko) | 1994-08-09 | 1994-08-09 | 반도체 제조의 웰 형성방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019940019597A KR0135090B1 (ko) | 1994-08-09 | 1994-08-09 | 반도체 제조의 웰 형성방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR960009167A true KR960009167A (ko) | 1996-03-22 |
KR0135090B1 KR0135090B1 (ko) | 1998-04-20 |
Family
ID=19390042
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019940019597A KR0135090B1 (ko) | 1994-08-09 | 1994-08-09 | 반도체 제조의 웰 형성방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR0135090B1 (ko) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100815935B1 (ko) * | 2004-12-29 | 2008-03-21 | 동부일렉트로닉스 주식회사 | 반도체 소자의 깊은 웰 형성 방법 |
-
1994
- 1994-08-09 KR KR1019940019597A patent/KR0135090B1/ko active IP Right Grant
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100815935B1 (ko) * | 2004-12-29 | 2008-03-21 | 동부일렉트로닉스 주식회사 | 반도체 소자의 깊은 웰 형성 방법 |
Also Published As
Publication number | Publication date |
---|---|
KR0135090B1 (ko) | 1998-04-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE3585592D1 (de) | Verfahren zur herstellung von graeben in integrierten schaltungen. | |
KR880011930A (ko) | 반도체장치의 제조방법 | |
US5512509A (en) | Method for forming an isolation layer in a semiconductor device | |
JPH0728008B2 (ja) | 酸化膜と窒化膜を利用したトレンチ側面壁ドーピング方法及びその半導体素子 | |
US5470782A (en) | Method for manufacturing an integrated circuit arrangement | |
US5866435A (en) | Methods of fabricating profiled device isolation trenches in integrated circuits | |
KR880008448A (ko) | 측면 격리 소자 분리방법 | |
KR960009167A (ko) | 반도체 제조의 웰 형성방법 | |
KR890004415A (ko) | 반도체장치의 소자 분리방법 | |
KR100207531B1 (ko) | 질소가 인-사이튜 도핑된 폴리실리콘 스페이서를 이용한 반도체장치의 소자분리방법 | |
KR0135068B1 (ko) | 반도체 소자간의 다중 활성영역 형성방법 | |
KR100242525B1 (ko) | 반도체장치의 소자격리방법 | |
KR101019697B1 (ko) | 반도체 소자의 제조방법 | |
KR970052897A (ko) | 반도체 소자의 필드 산화막 형성방법 | |
JPS6117143B2 (ko) | ||
JPS62213258A (ja) | 半導体装置の製造方法 | |
JP2007501512A (ja) | バイポーラ・トランジスタを有する半導体装置の製造方法及びバイポーラ・トランジスタを有する装置 | |
KR970008482A (ko) | 반도체 장치 소자분리 방법 | |
KR19990053457A (ko) | 반도체장치의 트렌치 제조방법 | |
KR960035979A (ko) | 트윈 웰 형성 방법 | |
JP2004087599A (ja) | 半導体装置及びその製造方法 | |
KR960005940A (ko) | 소자분리 산화막 형성 방법 | |
KR970053396A (ko) | 고집적 반도체 소자의 소자분리 산화막 제조방법 | |
KR19980038457A (ko) | 반도체 소자의 필드 산화막 형성방법 | |
KR970053034A (ko) | 반도체 소자의 게이트 전극 형성방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20121210 Year of fee payment: 16 |
|
FPAY | Annual fee payment |
Payment date: 20131217 Year of fee payment: 17 |