KR960008448B1 - 내부 및 외부전원으로부터 선택적으로 기동되는 기판 바이어스 시스템을 구비한 반도체 집적 회로 디바이스 - Google Patents
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Abstract
내용 없음.
Description
제1도는 종래 기술의 DRAM 디바이스에 활용된 기판 바이어스 시스템 구성을 도시한 블럭도.
제2도는 종래 기술의 DRAM 디바이스에 활용된 전압 검지 회로의 구성을 도시한 회로도.
제3도는 종래 기술의 DRAM 디바이스의 전력 전압 레벨 및 기판 전압 레벨을 도시한 그래프.
제4도는 본 발명에 따른 기판 바이어스 시스템을 구비한 DRAM의 구성을 도시한 블럭도.
제5도는 DRAM 디바이스에 활용된 내부 강하 회로의 구성을 도시한 블럭도.
제6도는 DRAM 디바이스의 기판 바이어스 시스템에 활용되는 전압 검지 회로의 구성을 도시한 회로도.
제7도는 DRAM 디바이스가 외부 전력 전압으로 기동된 후 과도 기간의 전력 전압 레벨 및 필수 신호를 도시한 그래프.
제8도는 외부 전력 전압이 서서히 상승할 경우 과도 기간의 전압 레벨 및 필스 신호를 도시한 그래프.
제9도는 DRAM 디바이스에 활용된 제1바이어스 전압 발생 회로의 구성을 도시한 회로도.
제10도는 DRAM 디바이스에 활용된 제2바이어스 전압 발생 회로의 구성을 도시한 회로도.
제11도는 본 발명을 구현하는 다른 대규모 집적 회로(LSI)에 활용된 전압 검지 회로를 도시한 회로도.
제12도는 본 발명을 구현하는 다른 대규모 집적 회로에 또한 활용된 전압 검지 회로를 도시한 회로도.
* 도면의 주요부분에 대한 부호의 설명
1,13b,20,30 : 전압 검지 회로 2,13c,13d : 바이이스 전압 발생 회로
3,12d : 내부 강하 회로 11,25 : 반도체 기판
12 : 전력 공급 시스템 12a : 전력 안정화 회로
13 : 기판 바이어스 시스템 13a : 전력 투입 검지 회로
13e,13f,21,22,31,32 : 분압기 13g : 전압 비교 회로(전압 비교 유니트)
13h : 활성화 회로 13c : 전압 비교기
14 : 내부 회로(데이타 기억 장치) 14a : 메모리 셀 어레이
21a,21b,22a,22b : 저항기 21c : 검지 노드
22c : 정전압 노드 23,33 : 전류 미러 회로
23a,23d : p채널 증가형 부하 트랜지스터
23b,23e : n채널 증가형 증폭트랜지스터
23c : 공통 노드 23f,31a,32a : 증가형 스위칭 트랜지스터
24,34 : 출력 회로
본 발명은 반도체 집적 회로 디바이스, 특히 내부 전원 및 외부 전원으로부터 선택적으로 기동되는 기판 바이어스 시스템을 구비한 반도체 집적 회로 디바이스에 관한 것이다.
16메가 비트 DRAM 디바이스와 같은 ULSI는 흔힐 축소된 부품 전계 효과 트랜지스터를 위한 내부 강하 회로를 구비하고, 5볼트의 외부 전원 전압은 축소된 부품 전계 효과 트랜지스터에 분배되기 전에 3.3볼트로 강하된다. 그러한 ULSI DRAM 디바이스에는 기판 바이이스 시스템이 포함되어 반도체 기판을 네가티브로 바이어스한다. DRAM 디바이스가 작동중에 있는 반도체 기판은 -2볼트로 유지된다.
제1도는 종래 기술의 DRAM 디바이스에 포함된 기판 바이어스 시스템의 한 예를 도시하는데, 이 기판 바이어스 시스템은 전압 검지 회로(1) 및 바이어스 전압 발생 회로(2)를 포함한다. 전압 검지 회로(1) 및 바이어스 전압 발생 회로(2) 사이에 피드백 루프가 형성되어 바이어스 전압이 -2볼트로 조절된다. 즉, 전압 검지 회로(1)이 바이어스 전압 발생 회로(2)의 출력 노드에서 바이어스 전압 레벨을 검지하여 목표 범위를 벗어났음을 나타내는 제어 신호(CTL1)을 발생시킨다.
바이어스 전압 발생 회로(2)는 제어 신호(CTL)에 응답하고 반도체 기판을 -2볼트에서 강제로 바이어스 시킨다. DRAM 디바이스는 내부 강하 회로(3)을 구비하고, 이 내부 강하 회로(3)은 5볼트의 외부 전력 전압(Vcc)로부터 3.3볼트의 내부 전력 전압(Vint)를 발생시킨다. 내부 전압 전력(Vint)는 소정의 소자 회로에 분배되고, 전압 검지 회로(1) 및 바이어스 전압 발생 회로(2) 모두가 내부 강하 회로(3)에 의해 기동된다. 기판 바이어스 시스템이 내부 강하 회로(3)에 의해 기동되는 이유는 내부 전력 전압(Vint)가 외부 전력 전압(Vcc)보다 안정되기 때문이다.
전압 검지 회로(1)은 제2도에 도시된 바와 같이 구성되고, p채널 증가형 전계 효과 트랜지스터(1a) 및 외부 전력 전압(Vcc)와 반도체 기판 사이에 결합된 n채널 증가형 전계 효과 트랜지스터(1b)의 직렬 조합 및 공통 드레인 노드(N1)과 제어 신호(CTL1)이 발생하는 제어 노드(N2) 사이에 직렬로 결합된 인버터(1c)를 포함한다.
p채널 증가형 전계 효과 트랜지스터(1a) 및 n채널 증가형 전계 효과 트랜지스터(1b) 모두는 접지된 각각의 게이트 전극을 갖고 있고, n채널 증가형 전계 효과 트랜지스터(1b)의 채널 컨덕턴스는 반도체 기판의 전압 레벨에 따라 가변적이다. 상세히 말하자면, p채널 증가형 전계 효과 트랜지스터(1a)의 채널 컨덕턴스는 게이트 전극 및 소스 노드 사이의 차동 전압에 의해 정해지고, 따라서 차동 전압 및 채널 컨덕턴스는 보통 일정하다. 다시 말해서, p채널 증가형 전계 효과 트랜지스터(1a)는 공통 드레인 노드(N1)에 정전류를 공급하도록 되어 있다. n채널 증가형 전계 효과 트랜지스터(1b)의 채널 컨덕턴스는 또한 게이트 전극 및 소자 노드 사이의 차동 전압에 의존한다. 그러나, 바이어스 전압 즉, 소스 노드의 전압 레벨은 가변적이고 n채널 증가형 전계 효과 트랜지스터(1b)는 바이어스 전압에 따라 채널 컨덕턴스를 변경시킨다. 예를 들어, 바이어스 전압이 얕아지면(shallow), 즉, 절대값이 작아지면, 차동 전압이 감소되고, 채널 컨덕턴스는 따라서 감소된다. 반면에, 바이어스 전압이 절대값에서 깊거나(deep) 커지면, 차동 전압 즉, 채널 컨덕턴스가 증가된다. 이는 공통 드레인 노드(N1)로부터의 방전 전류가 바이어스 전압의 절대값에 비례하고, 공통 드레인(N1)의 전압 레벨은 바이어스 전압의 절대값에 반비례함을 도시한다. 공통 드레인 노드(N1)의 전압 레벨은 직렬 인버터(1c)에 의해 전파되는 동안 증폭되고, 제어 신호(CTL1)은 바이어스 전압의 요동을 나타낸다.
이와 같이, 종래 기술의 전압 검지 회로(1)은 p채널 증가형 전계 효과 트랜지스터(1a)의 채널 컨덕턴스 및 n채널 증가형 전계 효과 트랜지스터(1b)의 채널 컨덕턴스간의 차이에 근거하여 제어 신호(CTL1)을 발생시키고, 그 감도는 트랜지스터 크기를 변경함으로써 조절할 수 있다.
동작에 있어서, 종래 기술 DRAM은 제3도에 도시된 바와 같이 시각(t0)에서 기동되는 것으로 가정되고, 외부 전력 전압 레벨(Vcc)는 기판 바이어스 시스템 뿐만 아니라 내부 강하 회로(3)에도 분배되며, 기준 전압(Vref)는 외부 전력 전압 레벨(Vcc)와 함께 상승한다. 기준 전압(Vref)는 시각(t1)에서 3.3볼트에 도달하고 외부 전력 전압 레벨(Vcc)는 시각(t2)에서 5.0볼트로 포화된다. 그러나, 내부 전력 전압 레벨(Vint)는 3.3볼트를 향해 점차적으로 증가되고, 종래 기술의 기판 바이어스 시스템은 시각(t3)에서 반도체 기판을 네가티브하게 바이어스하기 시작한다. 이런 이유로, 기판 전압(Vsub)는 시각(t4)에서 가까스로 -2.0볼트에 도달하고 종래 기술 DRAM 디바이스는 액세스 가능한 상태에 들어간다.
일반적으로, 반도체 디바이스 제조는 제품의 디바이스 특성을 보장하는데, 보장되는 요소중 하나는 전원 투입으로부터 액세스 가능한 상태로의 진입까지의 시간이다. 반도체 디바이스 제조가, 반도체 기판이 -2볼트 100마이크로초로 바이어스되어야 함을 보장한다면, 고감도의 전압 검지 회로가 요구되고, 시각(t0)에서 시각(t4) 사이의 시간을 줄이기 위해 p채널 증가형 전계 효과 트랜지스터(1a) 및 n채널 증가형 전계 효과 트랜지스터(1b)가 커져야 한다.
그러나, 종래 기술의 DRAM에서는 전압 검지 회로(1)의 대형 트랜지스터로 인해 전류 소모가 크다는 문제에 직면한다.
또한, 전압 검지 회로(1)은 p채널 증가형 전계 효과 트랜지스터(1a) 및 n채널 증가형 전계 효과 트랜지스터(1b)간의 채널 컨덕턴스의 차이를 이용하여 전압 요동을 검지하고, p채널 증가형 및 n채널 증가형 전계 효과 트랜지스터(1a 및 1b)는 임계 레벨과 같은 정확히 조절된 트랜지스터 특성을 가져야 한다. 그러나, 공정 파라미터는 요동하기 쉽고, 트랜지스터 특성은 목표 범위에서 벗어나기 쉽다. 이는 기판 바이어스 시스템의 기능 불량을 일으키고, 제품은 열등한 제품으로 되어 버려진다.
따라서, 본 발명의 중요한 목적은 종래 기술의 반도체 집적 회로 디바이스에 내재하는 문제를 제거한 반도체 집적 회로 디바이스를 제공하는 것이다.
이 목적을 달성하기 위해서, 본 발명은 반도체 집적 회로가 과도 기간을 거치는 동안 외부 전력 전압으로부터 발생된 바이어스 전압으로 반도체 기판을 바이어스하도록 제안한다.
본 발명에 따르면, 반도체 기판상에 제조된 반도체 집적 회로 디바이스가 제공되는데, 이는
a) 소정의 기능을 위한 내부 회로,
b) 반도체 집적 히로 디바이스 외부로부터 공급되는 외부 전력 전압을 분배하기 위한 수단 및 외부 전력 전압으로부터 내부 전력 전압을 발생시키고 내부 전력 전압을 내부적으로 발생된 소정의 기준 레벨로 조절하도록 동작하는 내부 강하 회로를 갖고 있는 전력 공급 시스템 및
c) 바이어스 저압으로 반도체 기판을 소정 레벨로 바이어스시키도록 동작하고, 외부 전력 전압으로부터 바이어스 전압을 발생시키기 위한 제1바이어스 전압 발생 회로 및 내부 전력 전압으로부터 바이어스 전압을 발생시키기 위한 제2바이어스 전압 발생 회로를 갖고 있는 기판 바이어스 시스템을 포함하되, 상기 제1바이어스 전압은 내부 전력 전압이 소정의 기준 전압 레벨에 도달하기 전에 활성화된다.
반도체 집적 회로 디바이스는 DRAM 디바이스 일 수 있다.
본 발명에 따른 반도체 집적 회로 디바이스의 특징 및 장점은 첨부한 도면과 관련하여 취한 다음 설명으로부터 보다 명확히 이해될 것이다.
[제1실시예]
제4도를 참조하면, 본 발명을 구현하는 DRAM 디바이스가 반도체 기판(11)상에 제조되어 있고, 크게는 전력 공급 시스템(12), 기판 바이어스 시스템(13) 및 데이타 기억 장치(14)를 포함한다. 전력 공급 시스템은 전력 안정화 회로(12a) 및 내부 강하 회로(12b)를 갖고 있고, 전력 안정화 회로(12a)는 전력 공급 핀(Vcc)와 결합된다. 5.0볼트의 외부 전력 전압(Vcc)가 DRAM 디바이스의 외부로부터 전력 공급 핀(Vcc)로 공급되고, 전력 안정화 회로(12a)는 외부 전력 전압(Vcc)를 외부 전력 전압선(PW1)을 통해 내부 강하 회로(12b), 기판 바이어스 시스템(13) 및 데이타 기억 장치(14)에 분배한다. 내부 강하 회로(12b)는 내부 전력 전압(Vint)를 이후에 설명되는 바와 같이 기준 전압 레벨(Vref)와 비교하고 내부 전력 전압(Vint)를 3.3볼트로 조절한다. 내부 전력 전압(Vint)는 내부 전력 전압선(PW2)를 통해 기판 바이어스 시스템(13) 및 데이타 기억 장치(14)와 같은 다른 유니트에도 분배된다.
데이타 기억 장치(14)는 예를 들어, 메모리 셀 어레이(14a), 워드선(WL1 내지 WLm)을 통해 메모리 셀어레이(14a)와 결합된 워드선 드라이버(14b)와 같은 여러가지 회로를 포함한다. 그러나, 이들 회로는 본 분야에 숙련된 기술자들에게는 공지된 것이므로 이하에서 더 이상 자세히 설명하지 않겠다.
기판 바이어스 시스템(13)은 전력 투입 검지 회로(13a), 전압 검지 회로(13b) 및 2개의 바이어스 전압 발생 회로(13c 및 13d)를 포함한다. 전력 투입 검지 회로(13a)는 제5도에 도시된 바와 같이 내부 강하 회로(12b)와 결합되고, 내부 강하 회로(12b)는 기준 전압 공급 회로(12d) 및 전압 조절 회로(12e)를 갖고 있다. 기준 전압 공급 회로(12d)는 예를 들어, 외부 전력 전압선(PW1) 및 접지 전압선 사이에 결합된 저항기 열로 구현되고, 외부 전력 전압(Vcc)로부터 기준 전압 레벨(Vref)를 발생시킨다. 전압 조절 회로(12e)는 외부 전력 전압(Vcc)로부터 내부 전력 전압(Vint)를 발생시키고, 내부 전력 전압(Vint)를 기준 전압(Vref)와 정합시키도록 동작한다. 이와 같은 이유로, 전압 조절 회로(120는 기준 전압(Vref)가 안정된 이후에 동작 가능하고, 기준 전압(Vref) 및 내부 전력 전압(Vint) 사이에서 시간 지연이 일어난다. 전력 투입 검지 회로(13a)는 시간 지연을 검지하여 외부 전력 전압(Vcc)로부터 검지 신호(PONA)를 발생시킨다. 검지 신호(PONA)는 외부 전력 전압(Vcc)와 함께 상승하고, 내부 전력 전압(Vint)가 기준 전압 레벨(Vref)에 도달하면 접지 전압 레벨로 하강한다. 달리 말하면, 고전압 레벨의 검지 신호(PONA)는 외부 전력 전압선(PW1)이 상승을 시작한 후의 과도 시간을 나타낸다. 검지 신호(PONA)는 기준 전압 레벨(Vref) 및 내부 전력 전압 레벨(Vint) 사이가 동등해지자마자 고전압 레벨에서 저전압 레벨로 전이되므로 제1바이어스 전압 발생 회로(13c)는 제2바이어스 전압 발생 회로(13d)가 충분히 진행된 내부 전력 전압 레벨(Vint)로 기동될 때까지 반도체 기판을 계속적으로 바이어스시킨다.
제4도를 다시 참조하면, 전력 투입 검지 회로(13a)는 검지 신호(PONA)를 전압 검지 회로(13b)에 공급하고, 외부 전력 전압(Vcc)는 전압 검지 회로(13b) 및 제1바이어스 전압 발생 회로(13c)에 공급된다. 이와 같이, 제1바이어스 전압 발생 회로(13c)는 외부 전력 전압(Vcc)로 기동되고 이하에서 설명되는 바와 같은 과도 시간의 경과 이전에 가용한다.
제6도를 참조하면, 전압 검지 회로(13b)는 개략적으로 기준 전압선(Vref) 및 접지 전압선(GND) 사이에 결합된 제1분압기(13e), 기준 전압선(Vref) 및 반도체 기판 사이에 결합된 제2분압기(13f), 제1 및 제2분압기(13e 및 13f)와 결합된 전압 비교 유니트(13g) 및 활성화 회로(13h)를 포함한다. 활성화 회로(13h)는 NOR 게이트(NR1) 및 인버터(IN1)을 갖고 있고, 검지 신호(PONA)는 인에이블 신호(ST) 및 상보 인에이블 신호(CST)를 발생시키기 위해 상보 제어 신호(CSST)와 NOR된다. 제1분압기(13e)는 기준 전압선(Vref) 및 접지 전압선(GND) 사이에 결합된 저항기(R1 및 R2) 및 n채널 증가형 스위칭 트랜지스터(Qn1)의 직렬 조합에 의해 구현되고, 저항기들(R11 및 R12) 사이의 노드(N11)은 전압 비교 유니트(13g)와 결합된다. 유사하게, 제2분압기(13f)는 기준 전압선(Vref) 및 반도체 기판(11) 사이에 결합된 p채널 증가형 스위칭 트랜지스터(Qp2) 및 저항기(R3 및 R4)의 직렬 조합에 의해 구현되고, 저항기(R3 및 R4) 사이의 노드(L12)는 전압 비교 유니트(13g)와 결합된다. 인에이블 신호(ST) 및 상보 인에이블 신호(CST)가 활성화 회로(13h)로부터 p채널 증가형 스위칭 트랜지스터(Qp2)의 게이트 전극 및 n채널 증가형 스위칭 트랜지스터(Qp1)의 게이트 전극에 공급되고, 제1 및 제2분압기(13e 및 13f)를 활성화시키기 위해 동시에 턴 온된다. 전압 비교 유니트(13g)는 노드(N11 및 N12)와 결합된 전압 비교기(13i) 및 이 전압 비교기(13i)의 출력 노드와 결합된 이너터(IV2 및 IV3)의 직렬 조합을 포함한다. 제어 신호(SST) 및 상보 제어 신호(CSST)는 각각 인버터(IV3 및 IV2)에 의해 발생되고, 제어 신호(SST)는 전압 레벨(Vsub)가 제어 범위를 벗어났음을 나타낸다.
기판 전압 레벨(Vsub)의 변이는 노드(N12)의 전압 레벨 변이에 반영되고, 노드(N11)은 정전압 레벨을 발생시킨다. 전압 비교기(13i)는 노드(N12)의 전압 레벨을 노드(N11)의 전압 레벨과 비교하고 제어 신호(SST)를 발생시킬 것인지의 여부를 결정한다. 제1 및 제2분압기(13e 및 13f)가 n채널 증가형 스위칭 트랜지스터(Qn1) 및 p채널 증가형 스위칭 트랜지스터(Qp2)를 포함하고 있다 하더라도, 채널 저항은 저항기(R1 내지 R4)의 저항에 비해 무시될 정도로 충분히 작고 공정 파라미터의 요동이 약간 있더라도 제1 및 제2 분압기(13e 및 13f)의 특성에 영향을 미치지 않는다.
이와 같이 구성된 전압 검지 회로는 다음과 같이 동작한다. 상술한 바와 같이, DRAM 디바이스가 기동될 때, 기준 전압 레벨(Vref)는 외부 전력 전압(Vcc)와 함께 상승하여 제7도에 도시된 바와 같이 시각(t1)에 3.3.볼트에 도달한다.
외부 전력 전압(Vcc)는 시각(t2)에 5.0볼트에 도달한다. 그러나 내부 전력 전압(Vint)는 기준 전압(Vref)를 향해 점차로 증가하여 시각(t6)에 기준 전압(Vref)와 같아진다. 따라서, 검지 신호(PONA)는 시각(t6) 이전에 고전압 레벨로 유지되고, 검지 신호(PONA)와 함께 접지 레벨로 하강한다. 검지 신호(PONA)가 시각(t1) 이전에 논리 1에 대응하는 고전압 레벨로 유지되는 동안, NOR 게이트(NR1)은 논리 1 레벨의 검지 신호(PONA)로 디스에이블되고, 점진적으로 저전압 레벨에 대응하는 논리 0 레벨의 인에이블 신호(ST)로 된다. 따라서, 인버터(IV1)는 논리 1 레벨의 상보 인에이블 신호(CST)를 발생시키고, 인에이블 신호(ST) 및 상보 인에이블 신호(CST)는 제2전압 분할기(13f)와 제1전압 분할기(13e) 및 전압 비교 유니트(13g) 모두에 공급된다. 저전압 레벨의 인에이블 신호 및 고전압 레벨의 상보 인에이블 신호(CST)로, p채널 증가형 스위칭 트랜지스터(Qp2) 및 n채널 증가형 스위칭 트랜지스터(Qn1)이 턴 온되고, 따라서, 제1 및 제2분압기(13e 및 13f)가 활성화된다. 고전압 레벨의 상보 인에이블 신호(CST)는 또한 반도체 기판(11)의 전압 레벨(Vsub)를 검지하기 위해 전압 비교 유니트(13g)를 활성화시킨다. DRAM 디바이스가 기동될 때, 반도체 기판(11)은 접지 전압 레벨에 있고, 비교기(13i)는 인버터(IV3)으로 하여금 고전압 레벨의 제어 신호(SST)를 발생시키도록 한다. 바이어스 전압 발생 회로(13c)는 고전압 레벨의 제어 신호(SST)로 활성화되고, 반도체 기판(11)은 전력 투입 직후 -2.0볼트를 향해 점차로 하강한다.
시각(t3)에 반도체 기판(11)이 -2.0볼트에 도달하면, 전압 비교 회로(13g)는 제어 신호(SST)가 고전압 레벨로부터 저전압 레벨로 회복하도록 허용하고, 바이어스 전압 발생 회로(13c)는 네가티브 바이어스 동작을 방해한다. 그러나, 반도체 기판(11)이 시각(t4)에서 약간 상승하면, 제어 신호(SST)는 고전압 레벨로 다시 상승하고, 바이어스 전압 발생 회로(13c)는 반도체 기판(11)을 풀 다운(pull down)시켜, 반도체 기판(11)은 시각(t5)에서 다시 -2.0볼트로 회복된다. 따라서, 내부 전력 전압 레벨이 3.3볼트를 향해 상승할 때, 전압 검지 회로(13b)는 검지 신호(PONA)로 활성화되고, 바이어스 전압 발생 회로(13c)는 반도체 기판(11)을 약 -2.0볼트로 유지하도록 네가티브 바이어스 시키기 위해 단속적으로 구동된다.
내부 전력 전압 레벨(Vint)가 시각(t6)에 기준 전압 레벨(Vref)에 도달하면, 검지 신호(PONA)는 저전압 레벨로 회복되고 NOR 게이트(NR1)은 검지 신호(PONA)로 인에이블 된다. 이렇게 인에이블된 NOR 게이트(NR1)은 상보 제어 신호(CSST)에 응답한다. 반도체 기판(11)이 -2.0볼트에서 유지되며, 상보 제어 신호(CST)는 논리 1 레벨로 유지되고 NOR 게이트(NR1) 및 인버터(IV1)은 인에이블 신호(ST) 및 상보 인에이블 신호(CST)가 저전압 레벨 및 고전압 레벨에서 유지되도록 허용한다. 그러나, 반도체 기판(11)이 시각(t7)에서 약간 상승하면, 비교기(13i)는 인버터(IV2)에 고전압 레벨을 공급하고, 인버터(IV2)는 NOR 게이트(NR1)에 저전압 레벨을 공급한다. 그러면, NOR 게이트(NR1)은 인에이블 신호(ST)를 논리 0 레벨에서 논리 1 레벨로 전이시키고, p채널 증가형 스위칭 트랜지스터(Qp2)에 고전압 레벨을 공급한다. 따라서, 인버터(IV1)은 상보 인에이블 신호(CST)를 논리 1 레벨에서 논리 0 레벨로 전이시키고, n채널 증가형 스위칭 트랜지스터(Qn1) 및 비교기(13i)에 저전압 레벨을 공급한다. 그러면, n채널 증가형 스위칭 트랜지스터(Qp1)이 턴 오프되고 비교기(13i)는 비활성 상태로 들어간다. 달리 말하면, 전압 비교 유니트(13g) 뿐만 아니라 제1 및 제2분압기(13f 및 13e)도 동작하지 않고, 네가티브 바이어스 동작으로부터 차단된다. 그러나, 제2바이어스 전압 발생 회로(13d)는 이미 충분히 진행된 내부 전력 전압(Vint)로 기동되고, 반도체 기판(11)은 제2바이어스 전압 발생 회로(13d)에 의해 네가티브로 바이어스된다.
이와 같이, 반도체 기판(11)은 전력 투입 직후에 네가티브로 바이어스되어 내부 전력 전압 레벨(Vint)가 기준 전압 레벨(Vref)에 도달하기 훨씬 이전에 -2.0볼트에 도달한다. 따라서, 본 발명에 따른 DRAM 디바이스는 전력 소모의 희생없이 쉽게 보장된 항목을 해결한다. 또한, 제1 및 제2분압기(13e 및 13f)는 공정 파라미터의 요동에 의해 덜 영향받고, 본 발명에 따른 DRAM 디바이스는 신뢰성을 갖는다.
제8도에 도시된 바와 같이 외부 전력 전압 레벨(Vcc)가 서서히 상승하면, 내부 전력 전압(Vint)는 기준 전압(Vref)에 비례하여 증가될 수 있고, 검지 신호(PONA)는 시각(t11)에 저전압 레벨로 강하된다. 제1바이어스 전압 발생 회로(13c)를 지속적으로 활성화시키기 위해서, 활성화 회로(13h)는 제8도에 도시된 바와 같이 제어 신호(SST)를 방해하는 방식으로 재구성될 수 있다.
제1 및 제2바이어스 전압 발생 회로(13c 및 13d)를 위해서 여러가지 회로 구성이 사용될 수 있고, 제9도 및 제10도는 각각 2개의 사용 가능한 예를 예시한다. 제9도는 제1의 사용 가능한 예를 예시하고, 발진기(13j) 및 바이어스 회로(13k)를 포함한다. 발진기(13j)는 펄스열(PUL)을 발생시키기 위해 제어 신호에 응답한다. 바이어스 회로(13k)는 캐패시터(CP1) 및 반도체 기판(11)과 접지 전압선(GND) 사이에 결합된 n채널 증가형 트랜스퍼 트랜지스터(QN3 및 AN4)의 직렬조합을 포함한다. n채널 증가형 트랜스퍼 트랜지스터(Qn3)의 게이트 전극은 반도체 기판(11)과 결합되고, 따라서, 전압 레벨(Vsub)가 캐패시터(CP1)로부터 공급된 공통 드레인 노드(N13)의 네가티브 전압 레벨보다 임계 레벨만큼 더 높게 될때 n채널 증가형 트랜스퍼 트랜지스터(Qn3)이 턴 온한다. 반면에, n채널 증가형 트랜스퍼 트랜지스터(Qn4)의 게이트 전극은 공통 드레인 노드(N13)과 결합되고, 공통 드레인 노드(N13)이 임계 레벨을 초과하는 동안 n채널 증가형 트랜스퍼 트랜지스터(Qn4)가 턴 온한다. 따라서, 전압 레벨(Vsub)가 더 상승하면, 전압 검지 회로(13b)는 발진기(13j)에 제어 신호(SST)를 공급하고, 펄스열(PUL)은 공통 드레인 노드(N13)을 네가티브 레벨로 주기적으로 풀 다운하도록 한다. n채널 증가형 트랜스퍼 트랜지스터(Qn3)은 또한 반도체 기판(11)을 풀 다운하도록 주기적으로 턴 온한다. n채널 증가형 트랜스퍼 트랜지스터(Qn3 및 Qn4)는 전류 구동 능력이 커서 급속한 전압 강하에 바람직하다. 그러나 소수 캐리어가 반도체 기판(11)내로 주입되어, 메모리 셀 어레이(14a)의 데이타 보존 특성에는 덜 바람직하다. 이로 인해, 제1의 사용 가능한 예는 제1바이어스 전압 발생 회로(13c)에 적합하다.
제10도를 참조하면, 제2의 사용 가능한 예가 발진기(13m) 및 바이어스 회로(13n)을 포함한다. 바이어스회로(13n)은 인버터(IV4), 2개의 캐패시터(CP2 및 CP3) 및 p채널 증가형 트랜스퍼 트랜지스터(Qp5,Qp6 및 Qp7)을 갖고 있다. p채널 증가형 트랜스퍼 트랜지스터(Qp5 및 Qp6)은 반도체 기판(11)과 접지 전압선(GND) 사이에 직렬로 결합되고, 그 게이트 전극들은 각각 캐패시터(CP2 및 CP3)과 결합된다. 나머지 p채널 증가형 트랜스퍼 트랜지스터(Qp7)은 캐패시터(CP3)과 접지 전압선(GND) 사이에 결합되고, 그 게이트 전극은 접지된다. 발진기(13m)은 또한 펄스열(PUL)을 발생시켜 이를 인버터(IV4)를 통해 캐패시터(CP2) 및 캐패시터(CP3)에 직접 공급한다. 캐패시터(CP2 및 CP3)은 p채널 증가형 스위칭 트랜지스터(Qp5 및 Qp6)에 접지 전압 레벨 및 네가티브 전압 레벨을 교대로 공급한다.
반도체 기판(11)이 -2.0볼트에서 상승하면 p채널 증가형 트랜지스터(Qp5)가 턴 온하고, 반도체 기판(11)이 네가티브로 바이어스된다. 그러나, 반도체 기판(11)이 적절하게 -2.0볼트로 바이어스되는 동안, p채널 증가형 스위칭 트랜지스터(Qp5)는 오프된 채로 유지되고, 네가티브 전압은 p채널 증가형 스위칭 트랜지스터(Qp6)을 통해 접지 전압선(GND)로 방전된다.
제2의 사용 가능한 예가 전류 구동 능력에 있어서 제1의 사용 가능한 예보다 상대적으로 작다고 하더라도, 소수 캐리어가 반도체 기판(11) 내로 유입되지 않아서, 제2바이어스 전압 발생 회로(13d)를 위해 바람직하다.
[제2실시예]
제11도를 참조하면, 다른 대규모 집적 회로에 활용전 전압 검지 회로(20)은 제1분압기(21), 제2분압기(22), 전류 미러 회로(23) 및 출력 회로(24)를 포함한다. 전압 검지 회로(20)은 외부 전력 전압(Vcc)로 기동되는 제1바이어스 전압 발생 회로(13c)에 대응하는 제바이어스 전압 발생회로(도시되지 않음)와 관련되고, 제1바이어스 전압 발생 회로, 제2바이어스 전압 발생 회로(13d)에 대응하는 제2바이어스 전압 발생회로 및 전력 투입 검지 회로(13a)에 대응하는 전력 투입 검지 회로와 함께 기판 바이어스 시스템을 형성한다. 도면에 도시되지는 않았지만, 대규모 집적 회로는 또한 전력 공급 시스템(12)에 대응하는 전력 공급 시스템 및 소정의 회로용의 주회로를 포함하고, 반도체 기판(25)상에 제조된다.
제1분압기(21)은 기준 전압선(Vref) 및 반도체 기판(25) 사이에 직렬로 결합된 저항기(21a 및 21b)에 이해 구현되고, 노드(21c)의 기판 전압(Vsub)에 비례하는 준(quasi) 기판 전압을 발생시킨다. 제2분압기(22) 또한 기준 전압선(Vref) 및 접지 전압선(GND) 사이에 직렬로 결합된 저항기(22a 및 22b)에 의해 구현되고, 저항기(22a 및 22b) 사이의 노드(22c)에서 소정의 포지티브 전압이 발생한다. 전류 미러 회로(23)은 외부 전력 전압선(PW1) 및 노드(23c) 사이에 결합된 p채널 증가형 부하 트랜지스터(23a) 및 n채널 증가형 증폭 트랜지스터(23b)의 직렬 조합, 외부 전력 전압선(PW1) 및 노드(23c) 사이에 결합된 p채널 증가형 부하 트랜지스터(23d) 및 n채널 증가형 증폭 트랜지스터(23e)의 직렬 조합 및 노드(23c)와 접지 전압선(GND) 사이에 결합된 n채널 증가형 전계 효과 트랜지스터에 의해 구현되는 정(constant) 전류원(23f)를 포함한다. n채널 증가형 증폭 트랜지스터(23b 및 23e)의 게이트 전극들은 각각 노드(21c 및 22c)와 결합되고, 노드(21c 및 22c) 사이의 차동 전압은 노드(23g)에 차동 전압을 나타내는 출력 전압 신호가 발생하도록 n채널 증가형 증폭 트랜지스터(23b 및 23e)의 협동을 통해 증가된다. 출력 회로(24)는 노드(23g)와 결합된 인버터(IV11,IV12,IV13 및 IV14)의 직렬 조합에 의해 구현되고, 노드(23g)에서 출력 전압 신호로부터 제어신호(SUBD)를 발생시킨다.
이와 같이 구성된 전압 검지 회로는 다음과 같이 동작한다. 노드(21c)의 준 기판 전압(V1)은 식(1)로 주어지고, 노드(22c)의 소정의 전압(V2)는 식(2)를 통해 계산된다.
V1=(R21b×Vref+R21a×Vsub)/(Ra+Rb)…식(1)
V2=(R22b×Vref)/(R22a+R22b)…식(2)
여기서, R21a, R21b, R22a 및 R22b는 저항기(21a,21b,22a 및 22b)의 저항이다.
기준 전압선(Vref) 및 접지 전압선 모두는 일정하므로, 소정의 전압 레벨(V2)는 일정하다. 이로 인해, n채널 증가형 증폭 트랜지스터(23e)는 채널 저항에 있어서 거의 일정하다. 기판 전압(Vsub)가 약간 변하면 준 기판 전압(V1)에 영향을 주고, n채널 증가형 증폭 트랜지스터(23b)는 준 기판 전압(V1), 즉, 기판 전압(Vsub)에 따라 채널 저항이 가변적이다. 예를 들어, 기판 전압(Vsub)가 네가티브 쪽으로 진행하면 준 기판 전압(V1)은 n채널 증가형 증폭 트랜지스터(23b)의 채널 저항을 증가시키고, p채널 증가형 부하 트랜지스터(23a 및 23d)는 동시에 자신의 채널 저항을 증가시킨다. 그 결과, 출력 전압 신호는 인버터(IV11)의 임계 레벨보다 더 낮아지고, 제어 신호(SUBD)는 결국 저전압 레벨 즉, 접지 전압 레벨로 강하한다. 반면에, 기판 전압(Vsub)가 접지 전압 레벨에 근접하면, 준 기판 전압(V1)이 상승하고, n채널 증가형 증폭 트랜지스터(23b)는 채널 저항을 감소시킨다. p채널 증가형 부하 트랜지스터(23a 및 23d)는 자신의 채널 저항을 감소시키고, 노드(23g)의 출력 전압 신호는 인버터(IV11)의 임계 레벨을 초과한다. 그 결과, 제어 신호(SUBD)는 고전압 레벨 즉, 외부 전력 전압 레벨(Vcc)로 전이되어 제1바이어스 전압 발생 회로(도시되지 않음)를 활성화시킨다.
저항기(21a,21b,22a 및 22b)는 기판 전압(Vsub)가 0일 때 소정의 전압 레벨(V2)보다 준 기판 전압(V1)이 더 낮아지도록 조절되고 제어 신호(SUBD)는 준 기판 전압 레벨(V1)이 소정의 전압 레벨(V2)를 초과할 때 반전된다.
저항기(21a,21b,22a 및 22b)의 저항은 공정 파라미터의 요동에 의해 거의 영향받지 않고, 전압 검지 회로(20)은 신뢰성을 갖게 된다.
[제3실시예]
제12도를 참조하면, 또 다른 전압 검지 회로(30)은 제1분압기(31), 제2분압기(32), 전류 미러 회로(33) 및 출력 회로(34)를 포함하고, 대규모 집적 회로에 활용되는 기판 바이어스 시스템의 일부를 형성한다. 기판 바이어스 시스템의 다른 소자 회로는 제2실시예의 것들과 유사하므로 간단히 하기 위해 아래에서 더 이상 설명하지 않겠다.
전압 검지 회로(20)은 또한 회로 배열에 있어서 p채널 증가형 스위칭 트랜지스터(31a 및 32a)를 제외하고는 제2실시예의 회로 구성과 유사하고, 회로 소자들은 전압 검지 회로(20)의 대응하는 회로 소자를 지정하는 동일한 참조 기호로 표시되어 있다. p채널 증가형 스위칭 트랜지스터(31a 및 32a)를 제1인에이블 신호(SW1)에 의해 제어되고, n채널 증가형 스위칭 트랜지스터(23g)는 제2인에이블 신호(SW2)에 의해 제어된다. 내부 전력 전압 레벨(Vint)가 기준 전압 레벨(Vref)를 향해 상승하는 동안, 제1인에이블 신호(SW1)은 저전압 레벨에 머무르고, 제2인에이블 신호(SW2)는 고전압 레벨로 유지되며, 전류 미러 회로(33) 뿐만 아니라 제1 및 제2분압기(31 및 32) 또한 제어 신호(SUBD)를 발생시키기 위해 활성화된다. 그러나, 내부 전력 전압 레벨(Vint)가 기준 전압 레벨(Vref)에 도달한 후에는, 제2바이어스 전압 발생 회로(도시되지 않음)가 반도체 기판(25)를 네가티브로 바이어스시켜서, 전류 미러 회로(33) 뿐만 아니라 제1 및 제2전압 분할기(31 및 32) 또한 전압 검지 회로(30)에 의한 전류 소모가 없도록 비활성화된다.
저항기(21a,21b,22a는 22b)는 기판 전압(Vsub)가 0일 때 기판 전압(V1)이 소정의 전압 레벨(V2)보다 더 낮도록 하는 방식으로 유사하게 조절되고, 제어 신호(SUBD)는 준 기판 전압 레벨(V1)이 소정의 전압 레벨(V2)를 초과할 때 반전되며, 저항기(21a,21b,22a 및 22b)의 저항은 공정 파라미터의 요동에 의해 거의 영향받지 않는다.
본 발명의 특정 실시예가 도시되고 설명되었지만, 본 분야에 숙련된 기술자라면 본 발명의 정신 및 범위를 벗어나지 않고도 여러가지 변경 및 변형이 가해질 수 있음을 알 것이다. 예를 들면, 반도체 기판을 단속적으로 바이어스시키기 위해 내부 전력 전압(Vint)로 기동되는 바이어스 전압 발생 회로(13d)용으로 전압 검지 회로가 제공될 수 있다.
Claims (10)
- 반도체 기판상에 제조된 반도체 집적 회로 디바이스에 있어서, (a) 소정 기능을 가진 내부 회로(14) ; (b) 상기 반도체 집적 회로 디바이스의 외부로부터 공급되는 외부 전력 전압(Vcc)을 분배하기 위한 수단(12a/PW1), 및 상기 외부 전력 전압으로부터 내부 전력 전압(Vint)를 발생시키고 상기 내부 전력 전압을 내부적으로 발생된 소정의 기준 레벨(Vref)로 조정(regulate)하도록 동작하는 내부 강하(step-down) 회로(12b)를 갖고 있는 전력 공급 시스템(12) ; 및 (c) 상기 반도체 기판을 바이어스 전압으로 소정의 레벨로 바이어스시키기 위해 동작하고, 상기 외부 전력 전압으로부터 상기 바이어스 전압을 발생시키기 위한 제1바이어스 전압 발생 회로(13c) 및 상기 내부 전력 전압으로부터 상기 바이어스 전압을 발생시키기 위한 제2바이어스 전압 발생 회로를 가지며 상기 제1바이어스 전압 발생 회로는 상기 내부 전력 전압이 상기 소정의 기준 레벨에 도달하기 전에 활성화되는 기판 바이어스 시스템(13)을 포함하는 것을 특징으로 하는 반도체 집적 회로 디바이스.
- 제1항에 있어서, 상기 기판 바이어스 시스템은 상기 소정의 기준 레벨에 도달한 때 검지 신호(PONA)를 발생시키기 위한 전력 투입 검지 회로(13a), 및 상기 제1바이어스 전압 발생 회로를 활성화시키기 위한 상기 소정의 레벨과의 차이를 나타내는 제어 신호(SST 및 SUBD)를 공급하기 위해 상기 반도체 기판의 전압 레벨을 검지하도록 동작하는 전압 검지 회로(13b,20 및 30)를 더 포함하는 것을 특징으로 하는 반도체 집적 회로 디바이스.
- 제2항에 있어서, 상기 전압 검지 회로(13b)는 상기 소정의 기준 전압용 기준 전압선과 상기 반도체 기판 사이의 결합되고 준(quasi) 기판 전압 신호를 발생시키기 위해 제1상보 신호(CST)로 활성화되는 제1분압기(13e), 상기 기준 전압선과 정(constant) 전압선(GND) 사이에 결합되고 정전압 신호를 발생시키기 위해 상기 제1상보 신호에 상보적인 활성 레벨의 인에이블 신호(ST)로 활성화되는 제2분압기(13f), 상기 인에이블 신호 및 상기 제1상보 신호를 발생시키기 위해 상기 검지 신호(PONA) 및 활성 레벨을 갖는 상기 제어 신호의 제2상보 신호(CSST)에 응답하는 활성화 회로(13h), 및 상기 제어 신호 및 상기 제2상보 신호를 발생시키기 위해 상기 제1상보 신호로 활성화되고 상기 준 기판 전압 신호를 상기 정전압 신호와 비교하도록 동작하는 전압 비교 회로(13g)를 포함하며, 상기 인에이블 신호 및 상기 제2상보 신호는 상기 내부 전력 전압이 상기 소정의 기준 레벨을 향해 상승하는 동안 각각의 활성 레벨로 유지되는 것을 특징으로 하는 반도체 집적 회로 디바이스.
- 제3항에 있어서, 상기 제1 및 제2분압기(13e 및 13f)는 각각 제1채널 도전형의 제1증가형 스위칭 트랜지스터(Qn1) 및 복수의 제1저항기(R1/R2)의 직렬 조합, 및 상기 제1채널 도전형과 반대인 제2채널 도전형의 제2증가형 스위칭 트랜지스터(Qp2) 및 복수의 제2저항기(R3/R4)의 직렬 조합을 각각 갖고 있는 것을 특징으로 하는 반도체 집적 회로 디바이스.
- 제3항에 있어서, 상기 활성화 회로는 상기 인에이블 신호를 발생시키기 위해 상기 검지 신호 및 상기 제2상보 신호를 공급받는 NOR 게이트(NR1), 및 상기 제1상보 신호를 발생시키기 위해 상기 NOR 게이트의 출력 노드에 결합된 제1인버터(IV1)를 포함하는 것을 특징으로 하는 반도체 집적 회로 디바이스.
- 제3항에 있어서, 상기 전압 비교 회로(13g)는 상기 제1상보 신호로 활성화되고 상기 준 기판 전압 신호를 상기 정전압 신호와 비교하도록 동작하는 전압 비교기(13i), 및 상기 제2상보 신호 및 상기 제어 신호를 발생시키기 위해 상기 전압 비교기의 출력 노드에 결합된 직렬 조합된 인버터(IV2/IV3)를 포함하는 것을 특징으로 하는 반도체 집적 회로 디바이스.
- 제2항에 있어서, 상기 전압 검지 회로(20 및 30)는 준 기판 전압 신호를 발생시키기 위해 상기 소정의 기준 전압 레벨(Vref)용 기준 신호선과 상기 반도체 기판(25) 사이에 결합된 제1분압기(21 및 31), 정전압 신호를 발생시키기 위해 상기 기준 전압선과 정전압(GND) 사이에 결합된 제2분압기(22 및 32), 출력 전압 신호를 발생시키기 위해 상기 준 기판 전압 신호와 상기 정전압 신호간의 차이에 응답하는 전류 미러 회로(23 및 33), 및 상기 제어 신호를 발생시키기 위해 상기 출력 전압 신호를 공급하는 출력 회로(24 및 34)를 포함하는 것을 특징으로 하는 반도체 집적 회로 디바이스.
- 제7항에 있어서, 상기 제1 및 제2분압기(23/24)는 각각 직렬로 결합된 복수의 제1저항기(21a/21b) 및 직렬로 결합된 복수의 제2저항기(22a/22b)를 갖고 있는 것을 특징으로 하는 반도체 집적 회로 디바이스.
- 제7항에 있어서, 상기 제1분압기(31)는 한 채널 도전형의 제1증가형 스위칭 트랜지스터(31a) 및 상기 제1증가형 스위칭 트랜지스터와 상기 반도체 기판 사이에 직렬로 결합된 복수의 제1저항기(21a/21b)를 갖고 있고, 상기 제2분압기(32)는 상기 한 채널 도전형의 제2증가형 스위칭 트랜지스터(32a) 및 상기 제2증가형 스위칭 트랜지스터와 상기 정전압선 사이에 직렬로 결합된 복수의 제2저항기(22a/22b)를 갖고 있으며, 상기 제1 및 제2증가형 스위칭 트랜지스터는 상기 내부 전력 전압이 상기 소정의 기준 레벨에 도달하기 전에 제1인에이블 신호(SW1)로 턴 온되는 것을 특징으로 하는 반도체 집적 회로 디바이스.
- 제9항에 있어서, 상기 전류 미러 회로(33)은 상기 외부 전력 전압의 전력 전압선과 공통 노드(23c) 사이에 결합된 상기 한 채널 도전형의 제1증가형 부하 트랜지스터(23a) 및 상기 제1채널 도전형의 반대인 채널 도전형의 제1증가형 증폭 트랜지스터(23b)의 직렬 조합, 상기 외부 전력 전압의 상기 전력 전압선과 상기 공통 노드 사이에 결합된 상기 한 채널 도전형의 제2증가형 부가 트랜지스터(23d) 및 상기 채널 도전형의 제2증가형 증폭 트랜지스터(23e)의 직렬 조합 및 상기 공통 노드와 상기 정전압선 사이에 결합된 제3증가형 스위칭 트랜지스터(23f)를 포함하며, 상기 제1 및 제2증가형 증폭 트랜지스터는 각각 상기 복수의 제1저항기들 사이에 제공된 상기 제1분압기의 검지 노드(21c) 및 상기 복수의 제2저항기들 사이에 제공된 상기 제2분압기의 정전압 노드(22c)와 결합된 각각의 게이트 전극을 갖고 있고, 상기 제3증가형 스위칭 트랜지스터는 상기 내부 전력 전압이 상기 소정의 기준 레벨에 도달하기 전에 제2인에이블 신호(SW2)로 턴 온되는 것을 특징으로 하는 반도체 집적 회로 디바이스.
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