JPH021156A - 基板電圧検出回路 - Google Patents
基板電圧検出回路Info
- Publication number
- JPH021156A JPH021156A JP63132692A JP13269288A JPH021156A JP H021156 A JPH021156 A JP H021156A JP 63132692 A JP63132692 A JP 63132692A JP 13269288 A JP13269288 A JP 13269288A JP H021156 A JPH021156 A JP H021156A
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- JP
- Japan
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- voltage
- circuit
- substrate
- switching means
- vbb
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Links
- 239000000758 substrate Substances 0.000 title claims abstract description 43
- 238000001514 detection method Methods 0.000 claims abstract description 22
- 239000004065 semiconductor Substances 0.000 claims description 5
- 238000000034 method Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Control Of Voltage And Current In General (AREA)
- Dram (AREA)
- Power Sources (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、基板電圧をオンチップで発生する半導体集積
回路に関するもので、特に基板電圧が定常電圧になった
ことを検出して電圧検出部に流れる基板電流を遮断する
手段を有する基板電圧検出回路に関する。
回路に関するもので、特に基板電圧が定常電圧になった
ことを検出して電圧検出部に流れる基板電流を遮断する
手段を有する基板電圧検出回路に関する。
Ｐ型半導体の基板上に回路を構成したダイナミック型ラ
ンダムアクセスメモリ（以下ＤＲＡＭと略記）では、ラ
ッチアップ耐性の向上や寄生容量を低減するため、基板
電圧を一３ｖ程度にする必要がある。一般にこの基板電
圧はオンチップで発生しているため、電源投入直後、定
常状態になるまで基板電圧発生回路の駆動能力に対応し
た時間が必要である。この基板電圧が定常状態になる前
に回路が動作すると、ラッチアップなどの誤動作の原因
となるため、回路動作を禁止する信号を発生するための
基板電圧検出回路が必要となる。
ンダムアクセスメモリ（以下ＤＲＡＭと略記）では、ラ
ッチアップ耐性の向上や寄生容量を低減するため、基板
電圧を一３ｖ程度にする必要がある。一般にこの基板電
圧はオンチップで発生しているため、電源投入直後、定
常状態になるまで基板電圧発生回路の駆動能力に対応し
た時間が必要である。この基板電圧が定常状態になる前
に回路が動作すると、ラッチアップなどの誤動作の原因
となるため、回路動作を禁止する信号を発生するための
基板電圧検出回路が必要となる。
第２図（ａ）は、特願昭６２−１１８４に開示されてい
る従来の基板電圧検出回路の概略を示したものである。
る従来の基板電圧検出回路の概略を示したものである。
同図（ａ）において、まず、ＰチャンネルＭＯ３ＦＥＴ
（絶縁ゲート型電界効果トランジスタ：以下ＰＭＯ３と
略記）８とＮチャンネルＭＯ５ＦＥＴ （以下ＮＭＯＳ
と略記）９を用いて、端子１から入力された電源電圧（
以下Ｖｃｃと略記）と端子４から入力された基板電圧（
以下ＶＢＢと略記）を分圧し、さらにＰＯＭＯ３ＩＯと
ＮＭＯ５ＩＩで構成されたＮＯＴ回路１２を用いて上記
分圧αを２値化する。この２値化した信号をＮＯＴ回路
１３とＰＭＯ３１４で構成されたヒステリシス回路１５
に入力する。上記ヒステリシス回路１５は、極く狭いパ
ルス幅の振動的な信号（ノイズ等）によって動作が不安
定になることを防止するためのものである。さらに、上
記ヒステリシス回路１５の出力を、ＮＯＴ回路１６を用
いて論理を反転させて検出結果Ｗとし、端子７から出力
する。
（絶縁ゲート型電界効果トランジスタ：以下ＰＭＯ３と
略記）８とＮチャンネルＭＯ５ＦＥＴ （以下ＮＭＯＳ
と略記）９を用いて、端子１から入力された電源電圧（
以下Ｖｃｃと略記）と端子４から入力された基板電圧（
以下ＶＢＢと略記）を分圧し、さらにＰＯＭＯ３ＩＯと
ＮＭＯ５ＩＩで構成されたＮＯＴ回路１２を用いて上記
分圧αを２値化する。この２値化した信号をＮＯＴ回路
１３とＰＭＯ３１４で構成されたヒステリシス回路１５
に入力する。上記ヒステリシス回路１５は、極く狭いパ
ルス幅の振動的な信号（ノイズ等）によって動作が不安
定になることを防止するためのものである。さらに、上
記ヒステリシス回路１５の出力を、ＮＯＴ回路１６を用
いて論理を反転させて検出結果Ｗとし、端子７から出力
する。
同図（ａ）に示した回路の、電源投入直後からＶＢＢが
定常状態になるまでの各部の電圧の動作を同図（ｂ）を
用いて説明する。電源投入直後、Ｖｃｃが上昇するにつ
れて、ＶＢＢおよび分圧αも同様に上昇する（同図中Ａ
点）。基板電圧発生回路が動作し、Ｖｎａは徐々に下が
り始めるが、上記ＰＭＯ５８および上記ＮＭＯ８９のゲ
ート電圧はＯｖに固定しであるので、上記ＰＭＯ８８は
オン（ＯＮ）状態、上記ＮＭＯ８９はオフ（ＯＦＦ）状
態である。
定常状態になるまでの各部の電圧の動作を同図（ｂ）を
用いて説明する。電源投入直後、Ｖｃｃが上昇するにつ
れて、ＶＢＢおよび分圧αも同様に上昇する（同図中Ａ
点）。基板電圧発生回路が動作し、Ｖｎａは徐々に下が
り始めるが、上記ＰＭＯ５８および上記ＮＭＯ８９のゲ
ート電圧はＯｖに固定しであるので、上記ＰＭＯ８８は
オン（ＯＮ）状態、上記ＮＭＯ８９はオフ（ＯＦＦ）状
態である。
従って、このときの上記αはＶｃｃの電圧とほぼ等しく
、ＮＯＴ回路１２の出力はＯＶ（以下“Ｌ”と略記）レ
ベル、ヒステリシス回路１５の出力はＶｃｃ（以下ｄｉ
Ｈ＃ｊと略記）レベル、検出結果Ｗは“Ｌ １７レベ
ルとなる（同図中Ｂ点）。ＶＲＢがさらに下がると、上
記ＮＭＯ８９もＯＮ状態になり、上記ＰＭＯ８８と上記
ＮＭＯ３９のコンダクタンスにより決定される分圧αは
、ＶＢＢと共に徐々に下がってくる（同図中Ｃ点）。Ｖ
ａａが定常電圧（約−５Ｖ）になったときに分圧αが上
記ＮＯＴ回路１２の閾値電圧（以下ＶＴＲと略記）以下
となって出力が反転し、それに伴いヒステリシス回路１
５およびＮＯＴ回路１６の出力が反転し、検出結果Ｗが
“Ｈ”レベルになって基板電圧Ｖａａが定常電圧になっ
たことを検出する（同図中り点）。
、ＮＯＴ回路１２の出力はＯＶ（以下“Ｌ”と略記）レ
ベル、ヒステリシス回路１５の出力はＶｃｃ（以下ｄｉ
Ｈ＃ｊと略記）レベル、検出結果Ｗは“Ｌ １７レベ
ルとなる（同図中Ｂ点）。ＶＲＢがさらに下がると、上
記ＮＭＯ８９もＯＮ状態になり、上記ＰＭＯ８８と上記
ＮＭＯ３９のコンダクタンスにより決定される分圧αは
、ＶＢＢと共に徐々に下がってくる（同図中Ｃ点）。Ｖ
ａａが定常電圧（約−５Ｖ）になったときに分圧αが上
記ＮＯＴ回路１２の閾値電圧（以下ＶＴＲと略記）以下
となって出力が反転し、それに伴いヒステリシス回路１
５およびＮＯＴ回路１６の出力が反転し、検出結果Ｗが
“Ｈ”レベルになって基板電圧Ｖａａが定常電圧になっ
たことを検出する（同図中り点）。
上記第２図（ａ）の回路構成では、同図中のＰＭＯ８８
とＮＭＯ８９を介して、ＶｃｃからＶＢＢに常に貫通電
流が流れ、この電流が本来の基板電流に加算される。基
板電流がほとんど流れないはずの待機時（クロックが入
らない状態）にも、上記貫通電流による基板電流が流れ
るため、基板電圧発生回路で消費される電力を小さくで
きず、また、上記基板電圧発生回路、の規模も小さくで
きない。
とＮＭＯ８９を介して、ＶｃｃからＶＢＢに常に貫通電
流が流れ、この電流が本来の基板電流に加算される。基
板電流がほとんど流れないはずの待機時（クロックが入
らない状態）にも、上記貫通電流による基板電流が流れ
るため、基板電圧発生回路で消費される電力を小さくで
きず、また、上記基板電圧発生回路、の規模も小さくで
きない。
本発明の目的は、上述した問題点を解決し、電圧検出部
に流れる貫通電流による基板電流を低減した基板電圧検
出回路を提供することにある。
に流れる貫通電流による基板電流を低減した基板電圧検
出回路を提供することにある。
上記目的は、基板の電圧を検出して出力する電圧検出部
と、上記電圧検出部の出力を保持する保持手段と、上記
電圧検出部に流れる基板電流を遮断する開閉手段と、上
記開閉手段を初期化するリセット回路を用い、上記開閉
手段を上記電圧検出部の出力で制御することにより達成
される。
と、上記電圧検出部の出力を保持する保持手段と、上記
電圧検出部に流れる基板電流を遮断する開閉手段と、上
記開閉手段を初期化するリセット回路を用い、上記開閉
手段を上記電圧検出部の出力で制御することにより達成
される。
Ｐ型半導体の基板上に回路を構成したＤＲＡＭの回路動
作による基板電流は、一般に数μＡと小さく、基板電圧
が定常状態になった後の基板電圧の変動は小さい。した
がって、−旦定常状態を検出した後は、基板電圧検出回
路の動作を停止させてもよい。
作による基板電流は、一般に数μＡと小さく、基板電圧
が定常状態になった後の基板電圧の変動は小さい。した
がって、−旦定常状態を検出した後は、基板電圧検出回
路の動作を停止させてもよい。
以下１本発明の実施例を第１図を用いて説明する。同図
において、端子１に電源電圧Ｖｃｃを、端子４に基板電
圧Ｖａａを入力する。電源投入直後は。
において、端子１に電源電圧Ｖｃｃを、端子４に基板電
圧Ｖａａを入力する。電源投入直後は。
リセット回路６を用いて開閉手段２を初期化して導通状
態にしておき、電圧検出部３によりＶｃｃとＶＢＢを分
圧してαとする。Ｖａａが定常電圧になり、上記αが規
定の電圧以下になった際に、保持手段５を用いて、上記
αを２値化した検出結果Ｗのレベルを保持する。さらに
、上記Ｗにより制御される上記開閉手段２を用いて、基
板に流れる電流を遮断し、ｖＢＢが定常′重圧になった
ことを検出した後の基板電流を低減する。
態にしておき、電圧検出部３によりＶｃｃとＶＢＢを分
圧してαとする。Ｖａａが定常電圧になり、上記αが規
定の電圧以下になった際に、保持手段５を用いて、上記
αを２値化した検出結果Ｗのレベルを保持する。さらに
、上記Ｗにより制御される上記開閉手段２を用いて、基
板に流れる電流を遮断し、ｖＢＢが定常′重圧になった
ことを検出した後の基板電流を低減する。
第３図は、第１図のより具体的実施例である。
同図において、端子１に電源電圧ｖｃｃを、端子４に基
板電圧ＶａＢを入力する。電源投入前には。
板電圧ＶａＢを入力する。電源投入前には。
リセット回路６内のコンデンサ２１に蓄えられている電
荷はダイオード２０を通じてＶｃｃ（電源投人前はＯＶ
）に接続された端子１９から放電されているため、電源
投入直後のＰＭＯ５１７のゲート電圧は“Ｌ”レベルと
なっており、上記ＰＭＯ３１７はＯＮ状態になっている
。また、このときＶＢＢは約Ｏｖであるため、ＰＭＯ３
８はＯＮ状態、ＮＭＯＳ ９はＯＦＦ状態になり、分圧
αはＶｃｃとともに上昇し、ＮＯＴ回路１８の出力Ｗは
“Ｌ”レベルを維持する。基板電圧Ｖａａが下がり始め
ると、上記ＮＭＯ３９もＯＮ状態になり、上記αも徐々
に下がり始める。Ｖａｂが定常電圧（約−５Ｖ）になり
、分圧αがＮＯＴ回路１８の閾値電圧ＶＴＩ（以下にな
ると、上記ＮＯＴ回路１８の出力Ｗが反転して“Ｈ１１
レベルとなる。上記出力Ｗが“Ｈ”レベルになると、上
記ＰＭＯ５１７はＯＦＦ状態になり、上記ＮＭＯ８９は
ＯＮ状態のままなので、上記αは“Ｌ ＴＴレベルに保
持され、上記ＮＯＴ回路１８の出力Ｗは“Ｈ”レベルに
保持される。また、上記ＰＭＯ３１７がＯＦＦ状態にな
ると、端子１と端子４の間には電流がほとんど流れず、
基板電流を減少できる。
荷はダイオード２０を通じてＶｃｃ（電源投人前はＯＶ
）に接続された端子１９から放電されているため、電源
投入直後のＰＭＯ５１７のゲート電圧は“Ｌ”レベルと
なっており、上記ＰＭＯ３１７はＯＮ状態になっている
。また、このときＶＢＢは約Ｏｖであるため、ＰＭＯ３
８はＯＮ状態、ＮＭＯＳ ９はＯＦＦ状態になり、分圧
αはＶｃｃとともに上昇し、ＮＯＴ回路１８の出力Ｗは
“Ｌ”レベルを維持する。基板電圧Ｖａａが下がり始め
ると、上記ＮＭＯ３９もＯＮ状態になり、上記αも徐々
に下がり始める。Ｖａｂが定常電圧（約−５Ｖ）になり
、分圧αがＮＯＴ回路１８の閾値電圧ＶＴＩ（以下にな
ると、上記ＮＯＴ回路１８の出力Ｗが反転して“Ｈ１１
レベルとなる。上記出力Ｗが“Ｈ”レベルになると、上
記ＰＭＯ５１７はＯＦＦ状態になり、上記ＮＭＯ８９は
ＯＮ状態のままなので、上記αは“Ｌ ＴＴレベルに保
持され、上記ＮＯＴ回路１８の出力Ｗは“Ｈ”レベルに
保持される。また、上記ＰＭＯ３１７がＯＦＦ状態にな
ると、端子１と端子４の間には電流がほとんど流れず、
基板電流を減少できる。
本発明の他の実施例を第４図により説明する。
同図において、端子１に電源電圧ｖｃｃを、端子４に基
板電圧ＶＢＢを入力する。第３図の構成と同様に、リセ
ット回路６を用いて、電源投入直後のＰＭＯ８８および
ＮＭＯ８９のゲートの電圧を“Ｌ”レベルにしておく。
板電圧ＶＢＢを入力する。第３図の構成と同様に、リセ
ット回路６を用いて、電源投入直後のＰＭＯ８８および
ＮＭＯ８９のゲートの電圧を“Ｌ”レベルにしておく。
このとき、上記ＰＭＯ３８はＯＮ状態、上記ＮＭＯ８９
はＯＦＦ状態であるので、分圧αはＶｃｃとともに上昇
し、ＮＯＴ回路１８の出力Ｗは“Ｌ Ｉ＋レベルを維持
する。Ｖｉａが下がり、上記αが上記ＮＯＴ回路１８の
閾値電圧ＶＴＩ（以下になると出力Ｗが１ｆｆＬ”レベ
ルから“Ｈ”レベルに変わり、上記ＰＭＯ８８をＯＦＦ
状態にする。このとき、上記ＮＭＯ８９はＯＮ状態のま
まであり、上記αはｉｄＬ”レベルに保持されるので、
上記ＮＯＴ回路１８の出力Ｗは“Ｈ”レベルに保持され
る。また、上記ＰＭＯ８８がＯＦＦ状態になると、端子
１と端子４の間には電流がほとんど流れず、基板電流を
減少できる。
はＯＦＦ状態であるので、分圧αはＶｃｃとともに上昇
し、ＮＯＴ回路１８の出力Ｗは“Ｌ Ｉ＋レベルを維持
する。Ｖｉａが下がり、上記αが上記ＮＯＴ回路１８の
閾値電圧ＶＴＩ（以下になると出力Ｗが１ｆｆＬ”レベ
ルから“Ｈ”レベルに変わり、上記ＰＭＯ８８をＯＦＦ
状態にする。このとき、上記ＮＭＯ８９はＯＮ状態のま
まであり、上記αはｉｄＬ”レベルに保持されるので、
上記ＮＯＴ回路１８の出力Ｗは“Ｈ”レベルに保持され
る。また、上記ＰＭＯ８８がＯＦＦ状態になると、端子
１と端子４の間には電流がほとんど流れず、基板電流を
減少できる。
本発明の更に他の実施例を第５図に示す。同図に示す構
成は、第３図に示した実施例の構成にヒステリシス特性
を持たせたものである。基本的な動作は第３図の構成と
同様であるが、ＮＯＴ回路１３とＰＭＯ３１４で構成さ
れるヒステリシス回路１５を備えることにより、ノイズ
等により分圧αが変動しても安定な動作をするようにな
っている。
成は、第３図に示した実施例の構成にヒステリシス特性
を持たせたものである。基本的な動作は第３図の構成と
同様であるが、ＮＯＴ回路１３とＰＭＯ３１４で構成さ
れるヒステリシス回路１５を備えることにより、ノイズ
等により分圧αが変動しても安定な動作をするようにな
っている。
ＮＯＴ回路１３の入力が“Ｌ ”レベルのときはＰＭＯ
３１４のゲートに接続された上記ＮＯＴ回路１３の出力
は“ＨＩ＋レベルであるため、上記ＰＭＯ３１４はＯＦ
Ｆ状態になり、このときは上記ＰＭＯ３１４がＮＯＴ回
路１３に接続されていないのと等価な状態である。ＮＯ
Ｔ回路１３の入力が１′Ｈ／ＰレベルになるとＰＭＯ５
１４のゲート電位がｔ（Ｌ″ルベルなるため、上記ＰＭ
Ｏ８１４がＯＮ状態になり、ＮＯＴ回路１３の入力にＰ
ＭＯ５１４を通じてＶｃｃが入力される。これにより、
ＮＯＴ回路１３の入力に多少の変動が生じても、上記Ｎ
ＯＴ回路１３の出力を１１ Ｌ Ｉ＋レベルに保つこと
ができる。また、第３図の構成と論理を合わせるために
、ＮＯＴ回路２４を用いてヒステリシス回路１５の出力
を論理反転させている。
３１４のゲートに接続された上記ＮＯＴ回路１３の出力
は“ＨＩ＋レベルであるため、上記ＰＭＯ３１４はＯＦ
Ｆ状態になり、このときは上記ＰＭＯ３１４がＮＯＴ回
路１３に接続されていないのと等価な状態である。ＮＯ
Ｔ回路１３の入力が１′Ｈ／ＰレベルになるとＰＭＯ５
１４のゲート電位がｔ（Ｌ″ルベルなるため、上記ＰＭ
Ｏ８１４がＯＮ状態になり、ＮＯＴ回路１３の入力にＰ
ＭＯ５１４を通じてＶｃｃが入力される。これにより、
ＮＯＴ回路１３の入力に多少の変動が生じても、上記Ｎ
ＯＴ回路１３の出力を１１ Ｌ Ｉ＋レベルに保つこと
ができる。また、第３図の構成と論理を合わせるために
、ＮＯＴ回路２４を用いてヒステリシス回路１５の出力
を論理反転させている。
本発明の４番目の実施例を第６図に示す。同図に示す構
成は、第４図に示した実施例の構成にヒステリシス特性
を持たせたものである。基本的な動作は第４図の構成と
同様であるが、ヒステリシス回路１５を備えることによ
り、ノイズ等により分圧αが変動しても安定な動作をす
るようになっている。また、第４図の構成と論理を合わ
せるために、ＮＯＴ回路２４を用いてヒステリシス回路
１５の出力を論理反転させている。
成は、第４図に示した実施例の構成にヒステリシス特性
を持たせたものである。基本的な動作は第４図の構成と
同様であるが、ヒステリシス回路１５を備えることによ
り、ノイズ等により分圧αが変動しても安定な動作をす
るようになっている。また、第４図の構成と論理を合わ
せるために、ＮＯＴ回路２４を用いてヒステリシス回路
１５の出力を論理反転させている。
以上はＤＲＡＭを例にあげて説明したが、本発明、は、
０ＭＯ８（相補型ＭＯ８）回路と基板バイアス電圧発生
回路を備えた各種半導体装置（例えば、スタティック型
ランダムアクセスメモリ、マイクロコンピュータ、各種
プロセッサ等）に広く利用することができる。
０ＭＯ８（相補型ＭＯ８）回路と基板バイアス電圧発生
回路を備えた各種半導体装置（例えば、スタティック型
ランダムアクセスメモリ、マイクロコンピュータ、各種
プロセッサ等）に広く利用することができる。
本発明により、基板電圧が定常電圧になって後の基板電
流が減少し、基Ｆｉ電圧発生回路を小規模にするととが
できるため、待機時（クロックを入力しない状態）の消
費電力を低減できる。
流が減少し、基Ｆｉ電圧発生回路を小規模にするととが
できるため、待機時（クロックを入力しない状態）の消
費電力を低減できる。
第１図は、本発明の原理的構成を示すブロック図、第２
図は従来例の構成を示す回路図および動作図、第３図乃
至第６図は本発明の実施例の回路図である。 １．４．１９・・・入力端子、２・・・開閉手段、３・
・・電圧検出部、５・・・保持手段、６・・・リセット
回路、７・・・出力端子、８，１０，１４，１７，２２
・・・ＰＭＯ８，９，１１，２３・ＮＭＯ８，１２，１
３，１６゜１８．２４・・・Ｎ０７回路、１５・・・ヒ
ステリシス同第２ 図 （（Ｌ） ８２７回と４ トＮ笥役 ＼ Ｎ ＮＮ
図は従来例の構成を示す回路図および動作図、第３図乃
至第６図は本発明の実施例の回路図である。 １．４．１９・・・入力端子、２・・・開閉手段、３・
・・電圧検出部、５・・・保持手段、６・・・リセット
回路、７・・・出力端子、８，１０，１４，１７，２２
・・・ＰＭＯ８，９，１１，２３・ＮＭＯ８，１２，１
３，１６゜１８．２４・・・Ｎ０７回路、１５・・・ヒ
ステリシス同第２ 図 （（Ｌ） ８２７回と４ トＮ笥役 ＼ Ｎ ＮＮ
Claims (1)
- １、Ｐ型半導体の基板上に回路を構成した集積回路内の
基板電圧検出回路において、基板の電圧を検出して出力
する電圧検出部と、上記電圧検出部の出力を保持する保
持手段と、上記電圧検出部に流れる基板電流を遮断する
開閉手段と、上記開閉手段を初期化するリセット回路と
を有し、上記開閉手段が上記電圧検出部の出力によつて
制御されることを特徴とする基板電圧検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63132692A JPH021156A (ja) | 1988-06-01 | 1988-06-01 | 基板電圧検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63132692A JPH021156A (ja) | 1988-06-01 | 1988-06-01 | 基板電圧検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH021156A true JPH021156A (ja) | 1990-01-05 |
Family
ID=15087307
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63132692A Pending JPH021156A (ja) | 1988-06-01 | 1988-06-01 | 基板電圧検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH021156A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05101658A (ja) * | 1991-01-29 | 1993-04-23 | Nec Corp | ダイナミツク型ランダムアクセスメモリ装置 |
| US5650469A (en) * | 1995-10-25 | 1997-07-22 | Eastman Chemical Company | Polyester/polyamide blend having improved flavor retaining property and clarity |
-
1988
- 1988-06-01 JP JP63132692A patent/JPH021156A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05101658A (ja) * | 1991-01-29 | 1993-04-23 | Nec Corp | ダイナミツク型ランダムアクセスメモリ装置 |
| US5650469A (en) * | 1995-10-25 | 1997-07-22 | Eastman Chemical Company | Polyester/polyamide blend having improved flavor retaining property and clarity |
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