KR960005207B1 - 디지탈적으로 제어된 위상폐쇄루프장치 - Google Patents

디지탈적으로 제어된 위상폐쇄루프장치 Download PDF

Info

Publication number
KR960005207B1
KR960005207B1 KR1019880008629A KR880008629A KR960005207B1 KR 960005207 B1 KR960005207 B1 KR 960005207B1 KR 1019880008629 A KR1019880008629 A KR 1019880008629A KR 880008629 A KR880008629 A KR 880008629A KR 960005207 B1 KR960005207 B1 KR 960005207B1
Authority
KR
South Korea
Prior art keywords
signal
frequency
digital
generating
bit
Prior art date
Application number
KR1019880008629A
Other languages
English (en)
Other versions
KR890003236A (ko
Inventor
1996년04월22일
Original Assignee
알 씨 에이 라이센싱 코포레이션
글렌 에이취. 브르스틀
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 알 씨 에이 라이센싱 코포레이션, 글렌 에이취. 브르스틀 filed Critical 알 씨 에이 라이센싱 코포레이션
Publication of KR890003236A publication Critical patent/KR890003236A/ko
Application granted granted Critical
Publication of KR960005207B1 publication Critical patent/KR960005207B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/04—Synchronising
    • H04N5/12—Devices in which the synchronising signals are only operative if a phase difference occurs between synchronising and synchronised scanning devices, e.g. flywheel synchronising
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
    • H03L7/0994—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising an accumulator
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/22—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using more than one loop
    • H03L7/23—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using more than one loop with pulse counters or frequency dividers
    • H03L7/235—Nested phase locked loops
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/04—Synchronising

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Processing Of Color Television Signals (AREA)

Abstract

내용 없음.

Description

디지탈적으로 제어된 위상폐쇄루프장치
제1도는 부분적으로 아날로그이며 부분적으로 디지탈(종래 기술)인 위상폐쇄루프시스템의 블럭선도.
제2도는 본 발명을 통합하는 부분적으로 아날로그이며 부분적으로 디지탈인 위상폐쇄루프시스템의 블럭선도.
제3a도,제3b도,제3c도 및 제3d도는 제2도에 도시된 회로소자의 동작을 설명하기에 유용한 신호를 도시한 시간 대 신호 크기의 파형선도.
* 도면의 주요부분에 대한 부호의 설명
12 : 디지탈 아날로그 변환기 16 : 위상비교기
18 : 루프 필터 20 : 가산기
30 : 불연속시간발진기 36 : 판독전용메모리
50 : 개조필터 56 : 전압제어발진기
58 : 파형회로소자 60 : 카운터
본 발명은 아날로그 및 디지탈 회로소자를 포함하는 하이브리드(hybrid) 위상폐쇄루프시스템에 관한 것이다.
디지탈 텔레비젼신호처리의 전문분야에서 최근의 발달은 디지탈적으로 제어된 위상폐쇄루프(PLL) 시스템에 관심을 두는데 있다. 이들 시스템은 다중-표준(즉 PAL 또는 NTSC) 텔레비젼수상기에 사용된 수평 라인주사신호를 위해 위상-폐쇄된 클럭신호를 발생하는데 유용함을 보여준다. 상기형의 시스템은 1986년에 출간된 전자성분 및 응용 7권중 제 4 권 페이지 239 내지 245에서 A.H.H.J. 닐레센이 발명한 명칭이 "라이인-폐쇄 디지탈 칼라 디코딩"에 의해 기사내에 기술된다.
닐레센 기사내에 기술된 상기 PLL 시스템은 이중위상폐쇄루프이다. 위상비교기, 루프필터, 가산기, 디지탈값 소스, DTO, ROM 및 DAC를 포함한 출력 디지탈 루프는 "개조필터"로써 사용된 내장 아날로그 PLL을 제어한다. 상기 이중루프시스템에 있어서, 디지탈루프는 DTO를 측정하는 클럭신호를 위해 나이퀴스트(Nyquist) 제한주파수보다 낮은 fSW인 비교적 낮은 주파수에서 동작한다. 디지탈 PLL에 의해 생성된 상기 신호는 DAC(아날로그 디지탈 변환기)내에서 합성비데오신호를 숫자화하기 위해 사용하는 견본추출 클럭신호(CLOCK)를 생성하도록 개조필터(50)에 아날로그 PLL에 의해 주파수 내에서 증가된다. 상기 신호 CLOCK는 생성되기까지 카운터에 의해 주파수내에서 분해되는데, 상기 카운터는 내장 PLL의 아날로그 위상비교기에 인가된다.
닐레센 시스템에 있어서, ROM에 의해 생성된 디지탈값은 개조필터(50)의 아날로그 위상비교기에 적용하기 위해 DAC에 의해 아날로그신호로 전환된다. 상기 닐레센 시스템의 DAC및 아날로그 위상비교기는 집적 회로의 부분으로써 실현되기 위해 기도된다. 이들 회로가 아날로그이기 때문에 그들을 설계 및 제조 파라미터 내에서 변화에 매우 민김하며 직접회로가 노화될시에 수행에 저하를 초래할 수 있다. 이것은 매개변수적 변화 및 노화에 적게 민감한 디지탈회로 소자가 DAC 및 아날로그 위상비교기 위해 대체가능할 경우, 바람직할시에 인지된다.
본 발명은 부분적으로 디지탈이며 부분적으로 아날로그 위상폐쇄루프시스템에서 실시된다. 상기 시스템은 아날로그 진동신호를 발생하기 위해 제어신호에 응답하는 아날로그 발진기를 포함한다. 또한 상기 시스템은 예정된 주파수에 가가운 주파수를 가진 다증-비트 디지탈 진동신호를 발생하는 디지탈 발진기를 포함한다. 위상비교기는 아날로그 발진기의 출력신호 및 상기 아날로그 발진기에 인가된 제어신호를 증가하기 위해 다중-비트 디지탈 진동신호의 비트중 하나에 응답한다.
이하 첨부된 도면을 참조로 하여 본원 명세서를 더욱 상세히 설명하기로 한다.
도면에 있어서, 굵은 화살표는 다중-비트 병렬 디지탈 신호를 전송하는 버스를 나타내고, 라인 화살표는 아날로그신호 또는 단순-비트 디지탈 신호를 전송하는 접속부를 나타낸다. 상기 장치의 진행속도에 의해, 보상 지연은 확실한 신호경로내에서 요구될 수 있다. 디지탈 및 아날로그 신호처리회로 설계의 기술에 숙련된 사람은 이러한 장치가 특별한 시스템에서 어디에 필요한지를 안다.
닐레센 기사내에 기술된 라인폐쇄클럭시스템은 "종래의 기술"이란 레테르를 붙인 제1도에서 도시된다. 제1도에 도시된 상기 시스템은 합성위상폐쇄루프이다. 일반적으로, 아날로그 PLL(50)는 위상비교기(16), 루프필터(18) 및 불연속시간 발진기(DTO,30)로써 또한 알려진 디지탈 발진기를 포함하는 디지탈 PLL의 "개조필터"로써 사용된다. 상기 DTO(30)는 아날로그 발진기(40)에 의해 발생된 결정제어클럭신호에 의해 측정된다.
다음에 말하는 것은 제1도에 도시된 회로소자의 보다 상세한 기술이다. 합성비데오신호의 소스(10)는 종래의 텔레비젼튜너, IF증폭기 및 아날로그 디지탈 변환기(ADC,12)에 합성비데오신호를 제공하는 비데오 검출기를 포함한다. 상기 ADC(12)는 개조필터(50)의 파형회로소자(58)에 의해 제공된 견본추출클럭신호인 CLOCK에 의해 결정된 즉시 합성비데오신호를 숫자화한다. ADC(12)에 의해 증가된 상기 숫자화한 합성비데오신호는 동기신호분리회로소자(14)에 인가된다.상기 회로소자(14)는 숫자화한 합성비데오신호로부터 수평라인동기신호 성분을 유도하고 신호 HSYNC로써 이들 유도성분을 제공한다. 상기 신호 HSYNC는 위상비교기(16)의 한 입력 배출구에 인가된다. 상기 위상비교기(16)의 또다른 입력 배출구는 개조필터(50)의 카운터(60)에 의해 제공된 HS 신호를 수신하기 위해 인가된다. 카운터(60) 주파수는 수평라인동기신호 HSYNC의 주파수에 가까운 FL주파수를 가진 신호 HS를 발생하기 위해 신호 CLOCK를 분할한다.
위상비교기(16)는 신호 HS와 HSYNC간의 위상의 차이에 적합한 신호를 발생한다. 위상비교기(16)에 의해 제공된 신호는 루프필터(18)에 인가된다. 상기 필터(18)는 신호 HS와 HSYNC간의 주파수의 차이를 나타내는 신호 FD를 생성하기 위해 위상차이신호를 통합한다. 상기 루프필터(18)에 의해 제공된 신호는 가산기(20)의 한 입력배출구에 인가된다. 상기 가산기(20)의 다른 입력 배출구는 가산기(20)에 일정한 디지탈값 K를 인가하는 디지탈값 소스(20)에 결합한다. 이하 기술된 바와 같이 상기값 K는 DTO(30)의 자유 연속주파수를 한정한다.
가산기(20)에 의해 제공된 신호는 상기 DTO(30)의 가산기(32)의 한 입력 배출구에 인가된다. 가산기(32)의 출력신호는 N-비트 병렬입력 병렬출력 저항기(34)의 입력배출구에 인가된다. 저항기(34)의 출력배출구는 가산기(32)의 제2입력배출구에 결합된다. 저항기(34)의 출력배출구는 DTO(30)의 출력배출구이다. 저항기(34)의 클럭입력단자는 발진기(40)에 의해 제공된 CK신호를 수신하기 위해 결합된다. 각 펄스의 신호 CK동기, 저항기(34)에 의해 유지하는 값의 합계 및 가신기(20)에 의해 제공된 값은 저항기(34)내에 기억된다. 저항기(34)가 N비트 저항기이기 때문에, 상기 저항기가 유지가능한 가장 큰 값은 2N-1이다. 가산기(32)에 의해 제공된 합에 S가 2N-1보다 크게 될시에, 저항기(34)에 기억된 값은 2N-1 보다 적은 S 모듈로(modulo) 2N이다. 따라서, 저항기(34)에 의해 제공된 값 S는 여러 클럭주기동안 단계적 선형방법으로 값이 증가하고 그후 한 클럭주기동안 값이 감소한다. 상기 변화값에 의해 표시된 신호 SW는 수치화된 톱니파형이다. 상기 신호 SW의 주파수 fSW는 등식(1)에 의해 기술되는데 상기 등식은 아래와 같다.
fSW=((K+FD)/2N)fCK……………………………………………………… (1)
여기서 fCK는 클럭신호 CK의 주파수이다. 신호 SW는 판독전용메모리(ROM 36)의 어드레스 입력배출구에 인가된다. 상기 롬(36)에 의해 제공된 출력신호는 fSW의 주파수를 가진 싸인곡선적 신호에 가까운 아날로그신호를 증가하는 디지탈 아날로그 변환기(DAC 38)에 인가된다.
DAC(38)에 의해 제공된 신호는 개조필터(50)의 의상비교기(52)의 한 입력배출구에 인가된다. 상기 위상비교기(52)의 제2입력배출구는 fSW에 실제로 동등한 주파수를 가진 카운터(60)에 의해 제공된 신호를 수신하기 위해 결합된다. 위상비교기(52)는 카운터(60) 및 DAC(38)에 의해 제공된 신호간의 위상의 즉각적인 차이에 비례되는 출력신호를 생성한다. 상기 출력신호는 카운터(60) 및 DAC(38)에 의해 제공된 신호간의 주파수에서 차이에 비례하는 신호를 증가하기 위해 위상차이신호를 조정하는 루프필터(54)의 입력단자에 인가된다.
상기 루프필터(54)에 의해 제공된 주파수 차이 신호는 아날로그 전압제어발진기(VCO,56)의 주파수 제어 입력단자에 인가된다. 상기 VCO(56)는 주파수 fSW의 정수배인 주파수를 가진 싸인곡선적 출력신호를 생성하기위해 필요하다. 상기 VCO(56)에 의해 생성된 신호는 스퀘어(square)과 신호에 싸인곡선적 신호를 변화하는 파형 회로소자(58)에 인가된다. 상기 파형 회로소자(58)에 의해 제공된 신호는 전술한 바와 같이 ADC(12) 및 카운터(60)에 인가되는 신호 CLOCK이다.
제2도는 본 발명을 포함하는 부분적으로 디지탈이며 부분적으로 아날로그인 위상폐쇄루프시스템의 블럭선도이다. 제2도에 도시된 회로소자는 NTSC 텔레비젼 신호처리시스템을 배경으로 분석된다. PAL 텔레비젼 신호처리시스템을 동작할 회로소자에 대해 서로 다를 수 있는 항목을 특별한 삽입구에서 표시된다.
제2도에 있어서, 소스(210)는 ADC(212)에 복합비데오신호를 제공한다. 상기 ADC(212)는 예를들면 13.5MHz에 실제로 동등한 주파수를 가진 샘플링 클럭신호 CLOCK'을 사용하는 소스(210)에 의해 제공된 신호의 샘플이다. 상기 신호 CLOCK'은 이하 설명될 바와 같이 개조필터(50)에 의해 제공된다 상기 ADC(212)에 의해 증가된 숫자화 복합비데오신호는 숫자화된 복합비데오신호로부터 수평라인동기신호성분을 유도하는 동기신호분리회로소자(214)에 인가되고 위상비교기(216)에 신호 HSTNC'로써 유도된 신호성분을 제공한다. 본 발명의 상기 실시예에 있어서, 제1도에 관하여 기술된 위상비교기(16)와 동일한 위상비교기(216)는 신호 HSYNC'로써 대략 동일 주파수를 가진 신호 H'와 HSYNC'간의 위상에서 즉각적인 차이를 표시하는 출력신호를 제공한다. 신호 HS'는 858(PAL을 위한 864)에 의해 신호 CLOCK'의 주파수를 분할하는 카운터(260)에 의해 발생된다.
위상비교기(216)에 의해 발생된 위상차이신호는 루프필터(218)에 인가된다. 상기 필터(218)는 신호 HSYNC'와 HS'간의 주파수에서 차이를 표시하는 신호 FD'를 발생하기 위해 위상차이신호를 조정한다. 상기 신호 FD'는 디지탈값 소스(222)에 의해 제공된 디지탈값 K를 갖는 가산기(220)에 의해 합계된다. 본 발명의 실시예에 있어서, K는 14,564에 동등하다. 가산기(220)에 의해 증가된 신호는 가산기(232)와 16비트 병렬-입력 병렬-출력 저항기(234)를 포함하는 DTO(230)에 인가된다. 가산기(220)에 의해 제공된 샘플값은 가산기(232)에 의해 저항기(234)에서 유지된 값에 대해 합계되며, 결과 합계는 20MHz 클럭신호 CK'의 정진행 변이와 동기저항기(234)내에 적재된다. 상기 신호 CK'는 종래의 공명 결정제어발진기(240)에 의해 제공되다. DTO(230)의 출력신호 SW'는 저항기(234)에 의해 제공된 연속샘플값이다.
전술한 바와 같이, DTO에 의해 제공된 신호는 DTO에 인가된 증가신호의 값과 클럭신호의 주파수에 종속하는 주파수를 가진 양장화된 톱니신호를 가지도록 고려될 수 있다. 본 발명의 실시예에 있어서, 루프필터(218)에 의해 제공된 신호 FD'가 제로값일시에, 저항기(234)에서 값은 20MHz 클럭신호 CK'의 각 싸이클마다 값 K=14에 의해 증가되다. 테이블 I은 신호 SW'의 연속적인 샘플값을 설명한다.
[TABLE I]
Figure kpo00001
테이블 I에서 값은 제3a도에서 그래프로 도시된다. 시간 T0내지 T15는 클럭신호 CK'의 정진행 엣지와 일치하여 발생하고, 가산기(232)에 의해 제공된 값에 즉시 상응한 값이 저항기(234)내에 적재된다. 제3a도에 있어서, 신호 SW'의 톱니파형은 샘플지점을 연결하는 절선에 의해 도시된다. 제3a도에 있어서 값 P-1은 저항기(234)(즉, 65,535 또는 216-1)에 의해 유지가능한 최대값을 표시한다. 값 P/2는 32,768(즉 215)에 상응한다.
신호 FD'가 비제로일시에, DTO에 인가된 증가된 값은 변화된다. 상기 증가값은 FD'가 제로보다 크거나 FD'가 제로보다 적을시에 보다 크게된다. 전술한 바와 같이, DTO에 의해 생성된 신호의 주파수는 증가값에 직접 비례한다.
기술될 본 발명의 제1실시예에 있어서, 신호 SW'의 가장 중대한 비트(MSB)를 표시하는 신호 MSBSW'는 개조필터(250)의 위상비교기(252)에 기준신호로써 인가된다. 위상비교기(252)에 신호 MSBSW를 인가하는 연결은 교번적인 길고 짧은 대시라인(235)에 의해 도시된다. 상기 신호 MSBSW는 제3C도에 도시된다.
상기 신호는 신호 SW'의 샘플값이 p/2보다 적을시에 논리 제로의 값을 갖고 신호 SW'의 샘플값이 p/2보다 크거나 같을시에 논리하나의 값을 갖는다. 신호 MSBSW는 신호 SW'의 주파수인 fsw'의 주파수를 갖는 신호와 각각의 신호 SW' 및 CK'의 고조파 및 저조파에 관한 주파수를 가진 비트(beat) 신호의 중복이 고려될 수 있다. 비트신호성분의 주파수는 주파수에서 fsw'에 밀접한 신호 CK'의 고주파와 주파수 fsw'간의 차이에 실제로 동등한 기본성분이다. 본 발명의 실시예에 있어서 fsw'는 4.5MHz이고, 클럭신호 CK'의 주파수 fck'는 20MHz이다. 따라서, 비트신호는 500KHz(5MHz-4.5MHz)에 실제로 동등한 기본주파수를 갖는다. 클럭주파수와 톱니파 주파수의 다른 결합은 두개의 한계가 준수되는 한 사용될 수 있는 것이 관찰되는데, 첫째, 톱니파의 주파수와 클럭 신호의 주파수의 비율이 나이퀴스트 표준을 만족하기 위해 2보다 커야하며, 둘째, 상기 비율은 비트주파수의 기본성분이 ADC의 트랙킹(tracking)범위 바깥쪽인 것을 보장하기에 충분히 큰 단편부분을 갖는 비정수값이어야 한다. 일반적으로 비트신호의 기본성분의 주파수는 상기 비율의 단편부분이 반일때 가장 크다. 이하 기술될 바와 같이, 상기 비트신호의 기본성분은 개조필터(250)에 의해 실제로 약화된다.
본 발명의 상기 실시예에서 사용하기에 적합한 위상비교기(252)는 기준에 의해 통합된 발명의 명칭이 "두 데이타신호간의 위상치에 적합한 출력을 갖는 전자위상검출기"인 미합중국 특허 제4,520,319호에서 기술된다. 상기 위상비교기에 의해 제공된 신호는 신호 CLOCK'에 응답하여 카운터(260)에 이해 발생된 fsw'에 대략 동등한 주파수를 가진 신호와 신호 MSBSW간의 위상의 차이에 비례하는 평균크기를 갖는다. 상기 위상 차이 신호는 루프필터(254)에 인가된다. 상기필터(254)는 카운터(260)에 의해 위상비교기(252)에 제공된 신호와 신호 MSBSW간의 위상의 차이에 비례하는 신호를 제공하기 위해 위상차이신호를 조정한다. 상기 주파수차이신호는 대략 13.5MHz의 주파수를 가진 싸인곡선적 출력신호를 생성하는 종래의 아날로그 VCO(256)에 인가된다. 상기 VCO(256)의 출력신호는 싸인 곡선적 신호를 스퀘어파 신호로 변환하는 파형 회로 소자(258)에 인가된다. 상기 파형 회로소자(258)에 의해 생성된 스퀘어파 신호는 상기 루프를 완전케 하기위해 카운터(260)에 인가된다. 상기 파형 회로소자(258)의 출력신호는 제2도에 도시된 PLL 시스템의 출력신호 CLOCK'이다.
본 발명의 상기 실시예에서, 사용된 카운터(260)는 두개의 카운터의 캐스케이드(cascade) 결합이다. 제1카운터(도시되지 않음)는 신호 CLOCK'의 모든 3펄스 동안 출력펄스를 생성한다. 상기 카운터의 출력신호는 위상비교기(252)에 인가된다. 제2카운터(도시되지 않음)는 상기 제1카운터에 의해 제공된 신호의 모든 286(PAL을 위한 286) 펄스동안 출력펄스를 생성한다. 제2카운터의 출력신호는 전술한 바와 같이 위상비교기(216)에 인가된 신호 HS'이다.
본 발명의 제1실시예에 있어서, 개조필터(250)는 신호 SW'의 MSB의 비트 주파수 성분을 실제로 약화하도록 작용하고 13.5MHz 신호 CLOCK'을 획득하기 위해 4.5MHz 신호성분의 주파수를 증가시키도록 작용한다.
전술한 바와 같이, 신호 MSBSW의 비트신호 성분의 주파수는 신호 SW' 및 CK'의 고조파 및 저조파의 상대적인 주파수에 종속한다. 제2도에 도시된 본 발명의 실시예에 있어서, 신호 SW'의 주파수는 동기신호 분리 회로소자(214)에 의해 제공된 신호 HSYNC'의 주파수에서 트렉(track) 변화를 위해 변화한다. 소스(210)에 의해 제공된 복합비데오신호가 비데오테이프래코더(VTR)과 같은 비표준소스에 의해 제공될 시에 신호 HSYNC'는 상기 신호의 정격값으로부터 5펀센트 만큼에 의해 주파수에서 변화될 수 있는 것이 발명자에 의해 결정되어진다. 따라서, 신호 SW' 및 CK'는 275KHz와 500KHz간의 기본비트신호주파수 범위를 발생할 수 있다.
제조필터(250)는 필터(250)의 통과밴드가 신호 SW'의 주파수의 3배인 중심주파수로부터 대략 15KHz가 다른 이들 주파수만 감싸기 때문에 이글 비트신호성분을 약화시키게 작용한다. 개조필터(250)의 통과밴드폭은 필터(250)를 구성하는 PLL의 일정한 루프시간에 의해 결정된다. PLL의 주파수 트랙킹 범위를 한정하는 상기 일정한 시간은 발명가 울프 J. 그루엔에 의해 발명의 명칭이 "AFC 동시성의 이론"인 1953년 8월 에 출간된 IRE 회보 페이지 1043 내지 1048 기사에서 기술된 바와 같이 PLL에서 다양한 소자의 이득을 조정하므로 선택될 수 있다.
신호 MSBSW의 비트신호성분의 기본주파수가 개조필터(250)의 통과밴드 바깥쪽에 존재하기 때문에, 신호 CLOCK'는 비트신호의 상기 기본주파수성분에 관련된 왜곡이 비교적 없는 필터에 의해 생성된다. 그러나, 상기 비트신호로부터 왜곡이 신호 CLOCK'로부터 완전히 제거되지 않는다. 상기 잉여왜곡의 본질을 이해하기 위해, 신호 MSBSW의 주파수 스펙트럼을 고려한다. 상기 신호는 fSW의 주파수를 가진 제1싸인곡선적 신호의 중복으로부터 분할된 스퀘어와 신호로써 설계될 수 있으나 비트신호의 주파수 스펙트럼을 가진 제2신호는 필수적으로 싸인곡선적은 아니다. 스퀘어과의 주파수 스펙트럼이 기본주파수와 기수 고조파 주파수를 포함하는 것이 널리 공지되었다. 따라서, 신호 MSBSW'에 의해 표시된 신호의 주파수 스펙트럼은 비트신호의 각각의 성분의 기수 고조파 주파수에서 성분을 포함하고 신호 SW'의 기수 고조파 성분도 포함한다. 비트신호의 성분이 비교적 큰 크기값과 개조필터의 통과밴드내에 위치하는 주파수를 포함할시에 이들은 신호 CLOCK'에서 명백한 왜곡을 야기할 수 있다.
상기 왜곡은 절선라인블럭(241)에 의해 묘사된 회로소자(241)에 의해 실제로 제거된다. 상기 회로소자 (241)는 비트신호에 관련된 신호 MSBSW의 어떠한 왜곡도 실제로 제거하기 위해 다수의 시간을 변화하므로 신호 MSBSW의 부 정진행 엣지를 지연한다.
본 발명의 상기 실시예에 있어서, 신호 MSBSW의 주어진 변이에 의해 다수의 시간이 지연되도록 MSB보다 명백히 적은 신호 SW'의 상응한 샘플값의 5트를 검사하므로 결정된다. 제3A도에 도시되고 전술한 바와 같이 DTO(230)에 의해 제공된 샘플값은 fSW'의 주파수를 가진 톱니파형의 샘플을 상응한다. 신호 SW'가 공지된 최소 및 최대 크기값을 가진 톱니파신호이기 때문에 샘플파형의 주기의 개시에 상대적인 주어진 샘플의 타이밍은 샘플의 값에 비례된다. 예를들면 제3도에 도시된 예에 있어서, 신호 SW'는 제로의 최소값과 P-1의 최대값을 갖는다. 상기 신호 SW'의 주기의 중간지점에서 샘플은 P/2의 값을 갖는다. 본예에 있어서 값 P는 216(65,536)이다. 따라서 신호 SW'의 주기의 중간지점에 상응한 샘플값은 215(32,768)이다. 상기 샘플값은 15 최하위 비트(LSB) 위치에서 16th 또는 MSB 위치 및 논리제로중 논리 하나를 갖는다. 그러므로, 상기예에 있어서, 신호 SW'의 샘플의 15LSB's 값은 샘플의 MSB가 각기 논리제로 또는 논리 하나일시에 신호 SW'의 주기의 개시 또는 중간지점에 관한 샘플의 타이밍을 나타낸다. 따라서, 신호 MSBSW의 변이에 상응한 샘플값의 15LSB's는 신호 SW'의 주기의 개시 또는 중간지점에 대해 변이를 정열시키기 위해 프로그램가능한 지연소자를 조정하도록 사용될 수 있다.
제2도를 참조하면, 신호 MSBSW는 종래의 D-형 플립플롭(236)의 입력단자에 인가된다. 상기 플립플롭(236)은 발진기(240)에 의해 풀립-플롭(236)에 인가된 신호 CK'의 한 주기에 의해 신호 MSBSW를 지연시킨다.플립-플롭(236)에 의해 제공된 신호 MSBSW와 지연 신호는 배타적(exclusive)-합(OR) 게이트(238)의 각이 다른 입자단자에 인가된다. 상기 게이트(238)는 신호 MSBSW를 위한 변이검출기이다. 상기는 지연 MSBSW신호가 DTO(230)에 의해 제공된 비지연신호 MSBSW와 다른 풀립-플롭(236)에 의해 제공될 시에만 논리하나 출력신호를 생성한다. 신호 SW'의 15LSB's의 5MSB's인 신호 VSW'는 롬(ROM,244)의 어드레스 입력 배출구에 인가된다. 상기 롬(244)의 출력배출구는 래치(246)의 입력배출구에 결합된다. 상기 래치(246)는 배타적 합게이트(238)가 논리하나의 값을 가질시에 새로운 값을 적재하기 위해 제어된다.
변이의 발생에 대해, 신호 VSW에 응답하는 롬(244)에 의해 제공된 5비트 출력값은 래치(246)내에 적재된다. 상기 래치(246)의 출력배출구는 가변 지연소자(248)의 제어입력배출구에 결합된다. 상기 지연소자(248)의 신호압력배출구는 보상지연소자(237)에 의해 또한 지연될시에 플립-플롭(236)에 의해 제공된 자연신호 MSBSW를 수신하기 위해 결합된다. 상기 지연소자 (237)는 롬(244)에 의해 생성된 각각의 지연소자제어값에 변이를 조화시키기 위해 충분한 다수의 시간에 의해 신호 MSBSW내에서 개개의 변이를 지연한다.
본 발명의 상기 실시예에서 사용된 가변지연소자(248)는 일련의 31쌍의 인버터(도시되지 않음)이다. 각 쌍의 인버터의 출력단자는 멀티플렉서(도시되지 않음)의 각각의 다른 입력배출구에 결합된다. 롬(235)에 의해 제공된 5비트 제어신호는 가변지연소자(248)의 출력신호 MSB'SW로써 지연소자(248)를 위해 입력신호든지 또는 31쌍의 인버터중의 하나에 의해 제공된 출력신호를 선택하기 위해 멀티플렉서의 제어입력배출구에 결합된다. 지연소자(248)로써 사용하기에 적합한 가변지연소자는 발명의 명칭이 "디지탈 신호를 위한 모스페트(Mosfet) 집적화 지연회로와 그것을 사용한 칼라 텔레비젼 수상기"인 미합중국 특허 제4,489,342호에 기술된다.
신호 MSBSW의 변의를 지연하는 가변지연소자(248)에 의해 다수의 시간은 래치(246)를 통해 롬(244)에 의해 제공된 값에 의해 결정된다. 이들값은 신호 SW'의 비트 11내지 15를 표시하는 신호 VSW'의 값에 의해 차례차례 결정된다. 전술한 바와같이, 신호 MSBSW'에서 변이에 상응한 신호 VSW'의 값은 변이가 각각 정진행 또는 부진행 인가에 의해 톱니파형의 개시 또는 중간지점에 관한 변이의 타이밍에 비례된다. 본 발명의 실시예에 있어서, 신호 MSBSW의 정진행 변이를지연하는 것이 바람직하며 따라서 상기 정진행 변이는 톱니파형의 끝지점 또는 정피크와 실제로 일치하여 발생하고 상기 신호 MSBSW의 부진행 변이를 지연하는 것이 바람직하며 따라서 상기부진행 변이는 톱니파형의 중간지점과 실제로 일치하여 발생한다.
예를 들면, 제3a도에서 제3d도까지에서 도시된 바와 같이, 시간 T3', T5'및 Tτ'에서 발생하는 파형 MSB'SW에서 변이를 생성하기 위해 각기 다수의 시간 d1, d2및 d3에 의해 시간 T3, T5및 T7에서 발생하는 신호 MSBSW의 변이를 지연하는 것이 바람직하다.
개개의 변이가 지연되도록 다수의 시간은 신호 VSW의 상응한 값에 역으로 비례된다. 본 발명의 상기 실시예에 있어서, 롬(244)은 지연제어값으로 VSW의 값을 변이하기 위해 프로그램된다. 첫째로, 신호 VSW의 값의 범위는 32개의 동등부분내에 분할되고 그후 신호 SW'의 반주기의 지름은 롬(244)의 셀(cell)이 신호 VSW의 각각의 값에 의해 부호화되도록 할당된 32개의 지연제어값내에 분할된다. 롬(244)의 프로그램의 예는 이하 테이블 II에서 표시된다. 상기 예에 있어서, 롬(244)은 신호 SW'의 15LSB's에 의해 표시된 값을 32동등부분내에 세분하는 제로에서 31까지 숫자화된 32개의 어드레스 가능한 기억위치를 갖는다.
[TABLE II]
Figure kpo00002
제로값이 가변지연소자(248)의 제어입력배출구에 적용하기 위해 롬(244)으로부터 선택될시에, 출력신호 MSB'SW는 지연소자(248)를 위한 입력신호와 같다. 그러나 1과 31간의 값이 선택될시에, 출력신호 MSB'SW는 선택된 값에 동등한 일련의 다수의 인버터쌍에 의해 지연된 가변 지연소자(248)에 인가된 신호 MSBSW'와 동등하다.
회로소자(241)는 신호 SW'의 톱니파형의 중간지점 및 끝지점에 배열된 변이를 갖는 신호 MSB'SW를 발생한다. 상기 배열은 가변지연소자(248)의 한쌍의 인버터에 의해 한정된 시간지연내에서 정확하다. fSW가 4.5MHz이고 가변지연소자(248)의 인버터쌍이 32동등시간 간격내에 신호 SW'의 반주기동안 세분하는 것을 보장하기 위해, 신호 MSB'SW의 각각의 변이는 fSW'의 주파수를 갖는 스퀘어파신호에 관한 3ns내에서 정확하다.
가변지연소자(248)에 의해 생성된 신호 MSB'SW는 접속부(235)를 통해 인가된 신호 MSBSW의 장소에서 개조필터(250)에 인가된다. 개조필터(250)의 PLL은 전술한 바와 같이 13.5MHz에 실제로 동등한 주파수를 갖고 신호 MSBSW의 비트신호성분에 관한 어떠한 왜곡도 실제로 없는 신호 CLOCK'을 생성하기 위해 신호 MSB'SW에 의해 동기화된다.

Claims (3)

  1. 수평 라인 동기 신호 성분을 포함하는 텔레비젼 신호원(210)과, 상기 신호원에 결합되어, 상기 텔레비젼 신호로부터 수평라인 동기 신호 성분을 분할하는 신호 분할 수단(214)과, 상기 신호 분할 수단에 연결되어 상기 분할된 수평라인 동기신호 및 제1발진 신호간의 위상차를 표시하는 제1위상차 신호를 발생시키는 제1위상 비교수단(216)과, 상기 제1위상 비교 수단에 연결되고 상기 제1위상차 신호에 응답하여, 제1주파수 제어 신호를 발생시키는 수단(218)과, 상기 제1주파수 제어 신호에 응답하는 디지탈 발진기(230)를 포함하여, 상기 제1주파수 제어 신호에 의해 결정된 양만큼 공칭 주파수를 변화시키는 주파수를 갖는 복수-비트 샘플링된 데이타 디지탈 신호 발진 신호를 발생시키는 디지탈 신호 발생 수단과, 상기 디지탈 신호 발생 수단으로부터 나오는 신호를 수신하기 위하여 연결되어, 상기 수신된 신호 및 제2발진 신호간의 위상차를 표시하는 제2위상차 신호를 발생시키는 제2위상 비교 수단(252)과, 상기, 제2우상 비교수단에 연결되고 상기 제2위상차 신호에 응답하여, 제2주파수 제어 신호를 발생시키는 수단(254)과, 상기 제2주파수 제어 신호에 응답하여, 상기 제2주파수 제어 신호에 의해 결정된 주파수를 갖는 아날로그 발진신호를 발생시키는 가변 발진기(256)와, 상기 가변 발진기에 연결되어 상기 아날로그 발진신호를 분할하므로써 제1및 제2소정 팩터에 의한 주파수에서 상기 제1및 제2발진 신호를 발생시키는 주파수 분할 수단(260)을 구비하는 텔레비젼 신호 처리 시스템에 있어서, 상기 디지탈 신호 발생 수단으로부터 나오는 상기 제2위상 비교 수단에 의해 수신된 신호가 상기 복수-비트 샘플링된 데이타 디지탈 발진 신호의 최대 유효 비트를 표시하는 신호를 구비하는 것을 특징으로 하는 텔레비젼 신호 처리 시스템.
  2. 제1항에 있어서, 상기 디지탈 신호 발생 수단이 소정 주파수를 갖는 클럭 신호원(240)을 더 포함하고 상기 디지탈 발진기가 상기 클럭 신호에 응답하여 상기 클럭신호에 의해 결정된 순간에서 상기 복수-비트 샘플링된 데이타 디지탈 발진 신호의 샘플을 발생시키는 텔레비젼 신호 처리 시스템에서, 상기 클럭 신호의 주파수 대 상기 복수 비트 샘플된 데이타 디지탈 발진 신호의 공칭 주파수 비가 2보다 큰 비정수 값인 것을 특징으로 하는 텔레비젼 신호 처리 시스템.
  3. 제1항에 있어서, 상기 디지탈 신호 발생수단 및 상기 위상 비교 수단간에 삽입되고 상기 수신 신호에 따라 동작되어 상기 최대 유효 비트보다 작은 유효 비트를 갖는 상기 복수 비트 샘플된 데이타 디지탈 발진 신호의 비트로 표현되는 각각의 값에 역비례하는 각 시간양만큼 상기 수신신호의 값에서 천이를 지연시키는 수단(235)을 구비하는 것을 특징으로 하는 텔레비젼 신호 처리 시스템.
KR1019880008629A 1987-07-13 1988-07-12 디지탈적으로 제어된 위상폐쇄루프장치 KR960005207B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/072,935 US4802009A (en) 1987-07-13 1987-07-13 Digitally controlled phase locked loop system
US072,935 1993-06-08

Publications (2)

Publication Number Publication Date
KR890003236A KR890003236A (ko) 1989-04-13
KR960005207B1 true KR960005207B1 (ko) 1996-04-22

Family

ID=22110663

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019880008629A KR960005207B1 (ko) 1987-07-13 1988-07-12 디지탈적으로 제어된 위상폐쇄루프장치

Country Status (6)

Country Link
US (1) US4802009A (ko)
EP (1) EP0299724B1 (ko)
JP (1) JP3070607B2 (ko)
KR (1) KR960005207B1 (ko)
DE (1) DE3853897T2 (ko)
FI (1) FI92122C (ko)

Families Citing this family (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0220183A (ja) * 1988-07-08 1990-01-23 Mitsubishi Electric Corp 走査線変換装置
US4930142A (en) * 1988-12-06 1990-05-29 Stac, Inc. Digital phase lock loop
US4962428A (en) * 1989-04-20 1990-10-09 Motorola, Inc. Multistandard OSD in a TV receiver including display positioning
US4962427A (en) * 1989-04-20 1990-10-09 Motorola Inc. TV receiver including multistandard OSD
US4953027A (en) * 1989-04-24 1990-08-28 Motorola Inc. OSD in a TV receiver including a window, smoothing and edge enhancing
US4970474A (en) * 1989-08-14 1990-11-13 Delco Electronics Corporation Analog/digital phase locked loop
JPH03114391A (ja) * 1989-09-28 1991-05-15 Toshiba Corp フィルタ自動調整回路
NL8902579A (nl) * 1989-10-18 1991-05-16 Philips Nv Schakeling in een beeldweergeefinrichting met een videosignaalverwerkingsschakeling en een lijnsynchroniseerschakeling.
FI87032C (fi) * 1990-01-18 1992-11-10 Nokia Mobile Phones Ltd Interpolerande pll-frekvenssyntetiserare
DE4004195C2 (de) * 1990-02-12 1996-10-02 Broadcast Television Syst Schaltungsanordnung zur Erzeugung eines mit einem Referenzsignal verkoppelten Signals
US5329367A (en) * 1990-03-26 1994-07-12 Thomson Consumer Electronics, Inc. Horizontal blanking
US5223931A (en) * 1990-03-26 1993-06-29 Thomson Consumer Electronics, Inc. Synchronized scanning at horizontal frequency
EP0464230B1 (de) * 1990-06-30 1996-09-18 Deutsche ITT Industries GmbH Digitale Phasenregelungsschleife
JPH05207327A (ja) * 1992-01-27 1993-08-13 Mitsubishi Electric Corp 水平同期回路
US5424881A (en) 1993-02-01 1995-06-13 Cirrus Logic, Inc. Synchronous read channel
US5335074A (en) * 1993-02-08 1994-08-02 Panasonic Technologies, Inc. Phase locked loop synchronizer for a resampling system having incompatible input and output sample rates
DE69415378T2 (de) * 1993-04-05 1999-06-17 Koninkl Philips Electronics Nv Digitaler Phasenregelkreis
AU6339594A (en) * 1993-06-09 1994-12-15 Alcatel N.V. Synchronized clock
US5418573A (en) * 1993-07-22 1995-05-23 Philips Electronics North America Corporation Apparatus and method for producing periodic synchronization references forming a synchronization signal
US5442315A (en) * 1993-07-27 1995-08-15 International Business Machines Corporation Bit stream rate asynchronous digital phase-locked loop
US5742191A (en) * 1993-12-08 1998-04-21 Thomson Consumer Electronics, Inc. D/A for controlling an oscillator in a phase locked loop
US5483292A (en) * 1994-03-09 1996-01-09 Samsung Electronics Co., Ltd. Symbol clock regeneration in digital signal receivers for recovering digital data buried in NTSC TV signals
CA2195193C (en) * 1994-07-21 2001-06-12 Jerzy Wieczorkiewicz Digital phase locked loop
GB9414729D0 (en) * 1994-07-21 1994-09-07 Mitel Corp Digital phase locked loop
JP2771464B2 (ja) * 1994-09-29 1998-07-02 日本電気アイシーマイコンシステム株式会社 ディジタルｐｌｌ回路
JP3320576B2 (ja) * 1994-12-22 2002-09-03 株式会社東芝 発振回路
US5638010A (en) * 1995-06-07 1997-06-10 Analog Devices, Inc. Digitally controlled oscillator for a phase-locked loop providing a residue signal for use in continuously variable interpolation and decimation filters
JP3356244B2 (ja) * 1995-06-26 2002-12-16 ローム株式会社 テレビジョン信号受信装置
JP3350349B2 (ja) * 1995-09-26 2002-11-25 株式会社日立製作所 ディジタル情報信号再生回路及びディジタル情報装置
US5646968A (en) * 1995-11-17 1997-07-08 Analog Devices, Inc. Dynamic phase selector phase locked loop circuit
US6005634A (en) * 1996-07-24 1999-12-21 Motorola, Inc. Method and apparatus for controlling the display of a video image
US5786866A (en) 1996-10-15 1998-07-28 Fairchild Semiconductor Corporation Video color subcarrier signal generator
US5796392A (en) * 1997-02-24 1998-08-18 Paradise Electronics, Inc. Method and apparatus for clock recovery in a digital display unit
DE19738914C2 (de) * 1997-09-05 2002-01-17 Micronas Munich Gmbh Digitale PLL-Schaltung mit erhöhter Zeitauflösung
US6330034B1 (en) * 1997-10-31 2001-12-11 Texas Instruments Incorporated Color phase-locked loop for video decoder
JP3094976B2 (ja) * 1997-11-19 2000-10-03 日本電気株式会社 同期回路
US6157262A (en) * 1997-12-22 2000-12-05 Honeywell International Inc. Phase locked loop frequency source having reduced load pull
DE19842711C2 (de) * 1998-09-17 2002-01-31 Infineon Technologies Ag Schaltung zur Datensignalrückgewinnung und Taktsignalregenerierung
US6389548B1 (en) * 1999-04-12 2002-05-14 Liam Bowles Pulse run-length measurement for HF data signal by dividing accumulated phase difference between first and second zero-crossings by single-cycle range using multiple cycle range sawtooth waveform
US6661863B1 (en) 1999-04-16 2003-12-09 Infineon Technologies North America Corp. Phase mixer
US6408419B1 (en) 1999-07-01 2002-06-18 Infineon Technologies North America Corp. Trellis code for extended partial response maximum likelihood (EPRML) channel
DE10013935B4 (de) * 2000-03-21 2006-04-13 Micronas Gmbh Vorrichtung zum Erzeugen eines auf einen Referenztakt synchronisierten Taktsignals
DE10033109C2 (de) * 2000-07-07 2002-06-20 Infineon Technologies Ag Taktsignalgenerator
US6356126B1 (en) * 2000-07-10 2002-03-12 Agere Systems Guardian Corp. Methods and devices for testing the operation of counters used in phase-locked loops
US6609781B2 (en) * 2000-12-13 2003-08-26 Lexmark International, Inc. Printer system with encoder filtering arrangement and method for high frequency error reduction
KR100413765B1 (ko) * 2001-08-27 2003-12-31 삼성전자주식회사 비 정수배 오버 샘플링에 의해 전력 소모를 낮추는 데이터복원 회로
JP4079733B2 (ja) * 2002-09-26 2008-04-23 Ｎｅｃエレクトロニクス株式会社 位相同期ループ回路
US7062414B2 (en) * 2003-07-18 2006-06-13 Metrotech Corporation Method and apparatus for digital detection of electromagnetic signal strength and signal direction in metallic pipes and cables
US7113124B2 (en) * 2003-11-25 2006-09-26 Metrotech Corporation, Inc. Centerline and depth locating method for non-metallic buried utility lines
US7834801B2 (en) * 2003-11-25 2010-11-16 Metrotech Corporation, Inc. Sensor fusion for model-based detection in pipe and cable locator systems
US7639769B2 (en) * 2005-04-21 2009-12-29 Agere Systems Inc. Method and apparatus for providing synchronization in a communication system
CN101443668A (zh) * 2006-03-10 2009-05-27 麦特罗特克公司 长线路监控与定位系统
WO2013094459A1 (ja) * 2011-12-19 2013-06-27 古野電気株式会社 ダイレクトデジタルシンセサイザ、基準周波数発生装置、及び正弦波出力方法
US9455728B2 (en) 2014-04-04 2016-09-27 International Business Machines Corporation Digital phase locked loop for low jitter applications
US10122527B1 (en) 2018-03-23 2018-11-06 Northrop Grumman Systems Corporation Signal phase tracking with high resolution, wide bandwidth and low phase noise using compound phase locked loop

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3883817A (en) * 1973-08-20 1975-05-13 Nasa Digital phase-locked loop
JPS5467751A (en) * 1977-11-10 1979-05-31 Toshiba Corp Phase synchronizing loop circuit
GB2059711B (en) * 1979-09-12 1983-07-20 British Broadcasting Corp Digital demodulation or modulation of television chrominance signals
JPS5658335A (en) * 1979-10-18 1981-05-21 Sony Corp Pll
EP0059802B1 (de) * 1981-03-06 1984-08-08 Deutsche ITT Industries GmbH Integrierte Isolierschicht-Feldeffekttransistor-Verzögerungsschaltung für Digitalsignale und deren Verwendung in Farbfernsehempfängern
JPS6051312B2 (ja) * 1981-03-20 1985-11-13 日本ビクター株式会社 水平走査周波数逓倍回路
JPS588612A (ja) * 1981-07-08 1983-01-18 Nippon Telegr & Teleph Corp <Ntt> 廃プラスチツク再生材料の製造方法
NL8103437A (nl) * 1981-07-21 1983-02-16 Philips Nv Synchroniseerschakeling voor een televisie-ontvanger.
DE3136522A1 (de) * 1981-09-15 1983-03-24 Siemens AG, 1000 Berlin und 8000 München Verfahren und anordnung zur digitalen regelung der phase des systemtaktes eines digitalen signalverarbeitungssystems
US4500909A (en) * 1982-01-21 1985-02-19 Victor Company Of Japan, Ltd. Synchronizing signal generating apparatus
US4520319A (en) * 1982-09-30 1985-05-28 Westinghouse Electric Corp. Electronic phase detector having an output which is proportional to the phase difference between two data signals
DE3432314A1 (de) * 1984-09-03 1986-03-13 Philips Patentverwaltung Gmbh, 2000 Hamburg Schaltungsanordnung zum ableiten digitaler farbsignale aus einem analogen fernsehsignal
US4679005A (en) * 1985-01-23 1987-07-07 Sony Corporation Phase locked loop with frequency offset
US4639780A (en) * 1985-04-01 1987-01-27 Rca Corporation Television synchronizing apparatus
US4600895A (en) * 1985-04-26 1986-07-15 Minnesota Mining And Manufacturing Company Precision phase synchronization of free-running oscillator output signal to reference signal
US4652832A (en) * 1985-07-05 1987-03-24 Motorola, Inc. Frequency resolution in a digital oscillator
US4689582A (en) * 1986-10-27 1987-08-25 Rca Corporation Phase-lock-loop circuit for a television apparatus

Also Published As

Publication number Publication date
US4802009A (en) 1989-01-31
FI883234A (fi) 1989-01-14
FI92122B (fi) 1994-06-15
FI92122C (fi) 1994-09-26
FI883234A0 (fi) 1988-07-06
DE3853897D1 (de) 1995-07-06
EP0299724B1 (en) 1995-05-31
KR890003236A (ko) 1989-04-13
JPS6436184A (en) 1989-02-07
JP3070607B2 (ja) 2000-07-31
DE3853897T2 (de) 1996-02-15
EP0299724A2 (en) 1989-01-18
EP0299724A3 (en) 1990-02-07

Similar Documents

Publication Publication Date Title
KR960005207B1 (ko) 디지탈적으로 제어된 위상폐쇄루프장치
US6396313B1 (en) Noise-shaped digital frequency synthesis
US6510191B2 (en) Direct digital synthesizer based on delay line with sorted taps
US5781054A (en) Digital phase correcting apparatus
US5546032A (en) Clock signal regeneration method and apparatus
US4974234A (en) Method of and circuit for the measurement of jitter modulation of zero-related digital signals
US4414639A (en) Sampling network analyzer with sampling synchronization by means of phase-locked loop
EP0378190A2 (en) Digital phase locked loop
US6201578B1 (en) Apparatus with A/D converter for processing television signal
US5831683A (en) Clock signal generating apparatus and clock signal generating method
US7231010B2 (en) Digital frequency synthesizer based PLL
JP2627758B2 (ja) 信号発生装置
EP0963075A2 (en) Clock signal producing device
GB2239115A (en) Direct dividing frequency synthesiser
AU750763B2 (en) Frequency synthesiser
JP3026695B2 (ja) クロックパルス発生装置
US5652769A (en) Costas loop and data identification apparatus
JP2912680B2 (ja) デジタル位相同期装置
JPH0795051A (ja) ディジタルｐｌｌ回路
JPH0727880A (ja) 高分解能時間計測装置
JPH0772186A (ja) Ｐｌｌ同期式測定装置
JPH1175161A (ja) 同期方法および装置
JPH03113975A (ja) クロック発生回路
JPH0548336A (ja) 信号発生器
JPS62202690A (ja) ジツタ補正回路

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20060315

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee