KR960005039B1 - 수지밀봉형 반도체장치 - Google Patents
수지밀봉형 반도체장치 Download PDFInfo
- Publication number
- KR960005039B1 KR960005039B1 KR1019920000466A KR920000466A KR960005039B1 KR 960005039 B1 KR960005039 B1 KR 960005039B1 KR 1019920000466 A KR1019920000466 A KR 1019920000466A KR 920000466 A KR920000466 A KR 920000466A KR 960005039 B1 KR960005039 B1 KR 960005039B1
- Authority
- KR
- South Korea
- Prior art keywords
- semiconductor device
- resin
- die pad
- package
- lead
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims description 44
- 239000000853 adhesive Substances 0.000 claims description 22
- 230000001070 adhesive effect Effects 0.000 claims description 21
- 239000011347 resin Substances 0.000 claims description 18
- 229920005989 resin Polymers 0.000 claims description 18
- 238000000034 method Methods 0.000 claims description 7
- 238000000465 moulding Methods 0.000 claims 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 5
- 229910052737 gold Inorganic materials 0.000 description 5
- 239000010931 gold Substances 0.000 description 5
- 230000007797 corrosion Effects 0.000 description 3
- 238000005260 corrosion Methods 0.000 description 3
- 238000010292 electrical insulation Methods 0.000 description 3
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000007747 plating Methods 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000004332 silver Substances 0.000 description 2
- 239000011800 void material Substances 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
- 230000008646 thermal stress Effects 0.000 description 1
- 238000009966 trimming Methods 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49503—Lead-frames or other flat leads characterised by the die pad
- H01L23/49513—Lead-frames or other flat leads characterised by the die pad having bonding material between chip and die pad
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/52—Mounting semiconductor bodies in containers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49503—Lead-frames or other flat leads characterised by the die pad
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49175—Parallel arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01047—Silver [Ag]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01077—Iridium [Ir]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/06—Polymers
- H01L2924/078—Adhesive characteristics other than chemical
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/06—Polymers
- H01L2924/078—Adhesive characteristics other than chemical
- H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/35—Mechanical effects
- H01L2924/351—Thermal stress
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Lead Frames For Integrated Circuits (AREA)
- Die Bonding (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
내용 없음.
Description
제1도는 본 발명의 1실시예에 따른 수지밀봉형 반도체장치에서의 리드 프레임의 평면도,
제2도는 제1도의 B-B'선에 따른 단면도,
제3도는 제1도의 C-C'선에 따른 단면도,
제4도는 제1도에서의 다이 패드의 다른 실시예의 평면도,
제5도는 패키지의 두께를 설명하기 위한 단면 구조도 및 평면도,
제6도는 종래의 리드 프레임의 평면도,
제7도는 제6도의 A-A'선에 따른 단면도,
제8도는 SOP, SOJ의 단면 구조도,
제9도는 박형 패키지의 TSOP의 단면 구조도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 다이패드 2 : 태브 리드
3 : 반도체소자 5 : 제2본딩부
7a : 점퍼 리드(플랫형) 7b : 점퍼 리드(디프레스형)
9 : 본딩 와이어 11a : 절연성 접착제 혹은 도전성 접착제
11b : 절연성 접착제 11c : 도전성 접착제
13 : 몰드수지 15 : 절연성 필름(폴리이시드 테이프)
17 : 접착제
[산업상의 이용분야]
본 발명은 수지밀봉형 반도체장치의 실장기술에 관한 것으로, 특히 내부리드의 다이 패드(헤드)부에 절연성의 필름을 붙여 다이 패드와 다이 패드에 밀착되는 반도체소자를 전기적으로 졀연하는 수지밀봉형 반도체장치에 관한 것이다.
[종래의 기술 및 그 문제점]
종래의 반도체장치에서의 리드 프레임의 평면도를 제6도에 나타내고, 동도의 A-A'선에 따른 단면도를 제7도에 나타낸다.
다이 패드(1)에는 통상 온도금이 실시되고, 다이 패드(1)에 반도체소자(3)를 접착시키는데 절연성 접착체(11b)를 사용하고 있다. 이 다이 패드(1)에 반도체소자(3)를 접착시키는 공정에서는, 접착에 사용한 절연성 접착제(11b)에 보이드(void)와 같은 비접착 영역이 발생하는 경우가 있다. 이와 같은 비접착 영역을 갖춘 완성품의 반도체장치를 장시간 사용하면, 다이 패드(1)의 온도금이 절연성 접착체(11b)의 보이드를 통해 반도체소자(3)의 이면[절연성 접착제(11b)와 접착되어 있는 면]으로 성장해 버려 다이 패드(1)와 반도체소자(3)의 전기적 절연을 파괴(corrosion)시켜 버린다는 문제가 있었다.
또, SOP(Small Outline Package), SOJ(Small Outline J-leaded Package)등의 표면실장형 패키지(제8도 참조)에 있어서, VPS(Vapor Phase Soldering) 리플로우, IR(Infrared Rays) 리플로우 등에 의해 패키지 크랙(package crack)이 발생하는 문제가 있다. 이것은, 패키지내에 수분이 흡습되어 리플로우시의 열에 의해 수증기화되는데, 이 힘이 원인으로 되어 패키지 크랙이 발생하는 것이다.
더욱이, TSOP(Thin Small Outline Package)로 대표되는 바와 같이, 패키지의 박형화가 진행되어 현재 약 1.0mm 두께까지 얇아지고 있다. 즉, 제9도는 박형 패키지의 TSOP의 단면 구조도를 나타내는 바, 몰드수지 두께(A) 0.28mm, 반도체소자 두께(B), 0.35mm, 도전성 접착제 두께(C) 0.05mm, 리드 프레임 두께(D) 0.15mm, 몰드수지 두께(E) 0.17mm이고, 그 결과 패키지 두께(F)는 1.0mm로 된다. 그렇지만, 카드등에서 사용되고 있는 패키지는 0.8mm 이하를 요구하고 있으므로, 종래의 구조에서는 사용할 수 없다고 하는 문제가 있었다. 가령 수지 두께를 상하 모두 각각 0.1 깍으면, 하측이 0.15mm 이하로 되어 몰드 성형(成形)하기 어렵고, 또 칩 두께를 0.35mm로부터 0.2mm 깍는 것은 칩의 강도의 저하로 이어지며, 더욱이 리드 프레임 두께를 얇게 하는 것도 강도 혹은 취급면에서 불가능하다.
이상과 같이 종래의 수지밀봉형 반도체장치의 실장기술에서는, 제조공정에서 비접착 영역이 발생한 경우에 전기적 절연 파괴의 가능성이 있다고 하는 문제, 리플로우에 의한 패키지 크랙이 발생할 가능성이 있다고 하는 문제, 더욱이 1.0mm 이하의 두께의 패키지를 실현할 수 없으므로 사용분야가 한정된다고 하는 결점이 있었다.
[발명의 목적]
본 발명의 상기 문제점을 해결하기 위해 발명된 것으로, 다이 패드의 온도금과 접착제를 절연성 필름을 전기적으로 완전히 절연함으로써, 다이 패드의 온도금의 부식(corrosion)을 방지할 수 있고, 리플로우에 의한 패키지 크랙을 방지할 수 있으며, 더욱이 초박형 패키지를 실현할 수 있는 수지밀봉형 반도체 장치를 제공함에 그 목적이 있다.
[발명의 구성]
상기 과제를 해결하기 위해 본 발명에 따른 제1실시태양은, 반도체소자(3)를 실장하는 수지밀봉형 반도체장치의 리드 프레임에 있어서, 제1도에 나타낸 바와같이 복수개로 분할된 다이패드(1)와, 상기 다이 패드(1)상에 고착되어 상기 반도체소자(3)와 그 다이 패드(1)를 전기적으로 절연하는 절연성 필름(15)을 구비한 것을 특징으로 한다.
또 본 발명에 따른 제2실시태양은, 상기 제1실시태양에 기재된 반도체장치에 있어서, 상기 복수의 다이 패드(1)중 최저 2개는, 당해 다이 패드(1)를 지지하는 태브 리드(tab lead)가 패키지의 장변방향 및 단변방향의 어느 한쪽 또는 양쪽으로 지지되는 것을 특징으로 한다.
또한 본 발명에 따른 제3실시태양은, 상기 제1실시태양에 기재된 반도체장치에 있어서, 상기 복수의 다이 패드(1)는, 당해 다이 패드를 지지하는 태브리드가 1변 방향으로만 지지되는 것을 특징으로 한다.
[작용]
본 발명에 따른 반도체장치는, 리드 프레임의 다이 패드(1)상에 절연성 필름(15)을 붙이고, 반도체소자(3)를 절연성 접착제 혹은 도전성 접착체(11a)로 접착시킨다.
[실시예]
이하, 도면을 참조해서 본 발명의 실시예를 상세히 설명한다.
제1도는 본 발명의 1실시에에 따른 반도체장치에서의 리드 프레임의 평면도이다. 동도면에 있어서, 도면번호 1은 다이 패드(die pad), 2는 태브 리드(tab lead), 3은 반도체소자, 5는 제2본딩부, 7a는 점퍼리드[플랫(falt)형], 9는 본딩 와이어, 15는 절연성 필름(폴리이시드 테이프), 19는 내부리드이다.
또, 동도면의 B-B'선에 따른 단면도를 제2도에, C-C'선에 따른 단면도를 제3도에 나타낸다. 양 도면에 있어서, 도면번호 11a는 절연성 접착제 혹은 도전성 접착제, 13은 몰드수지, 17은 접착제이다. 이들 도면에 나타낸 바와같이, 본 발명에 따른 반도체장치에서는 리드 프레임의 다이패드(1)상에 절연성 필름(15)을 붙이고, 반도체소자(3)를 절연성 접착제 혹인 도전성 잡착제(11a)로 접착시킨다. 그후, 본딩공정, 몰드공정, T/F(Triming and Forming) 공정을 거쳐 반도체장치를 완성시킨다.
이와 같이 본 발명에 따른 반도체장치에서는, 리드 프레임의 다이 패드(1)의 은도금과, 절연성 접착제 혹은 도전성 접착제(11a)에 의해 접착된 반도체소자(3)가, 다이 패드(1)상에 붙여진 절연성 필름(15)에 의해 전기적으로 도통하는 일이 없으므로, 다이 패드(1)의 은도금의 부식을 방지할 수 있다.
또, 본 발명에 따른 반도체장치의 다른 실시예를 제4도에 나타낸다. 제4도에 나타낸 바와같이, 이 실시예에서는, 다이 패드(1)를 분할하고 있으므로 리플로우시의 패키지내 열응력을 충분히 분산하고, 또한 태브 리드(2)를 복수개 설치하고 있으므로 상기 리플로우시에 있어서 발생된 수증기를 충분히 피하게 할 수 있다.
따라서, 결과로서 리플로우에 의한 패키지 크랙을 방지할 수 있게 된다.
더욱이, 본 발명에 따른 반도체장치의 다른 실시예에서는, 대면적의 다이 패드(1)가 불필요하게 되어, 예컨대 제5도에 나타낸 바와 같은 구조라면 반도체소자 두께(a) 0.35mm 절연성 필름두께(b) 0.02mm, 절연성/도전성 접착제 두께(c) 0.03mm, 리드 프레임 두께(d) 0.15mm, 몰드수지 두께(e) 0.2mm, 몰드수지 두께(f) 0.2mm, 몰드수지 두께(f) 0.05mm로 할 수 있고, 그 결과 패키지 두께(g)는 0.8mm로 된다. 따라서, 카드 등의 초박형 패키지를 필요로 하는 분야에도 이용할 수 있다.
한편, 본원 청구범위의 각 구성요건에 병기한 도면참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로 본원 발명의 기술적 범위를 도면에 도시한 실시예에 한정할 의도로 병기한 것은 아니다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 의하면, 다이 패드(1 ; 온도금)과 반도체소자(3)가 절연성 필름(15)에 의해 전기적으로 완전히 절연되어, 다이 패드(1)의 온도금에 의한 반도체소자와의 전기적 절연의 파괴를 방지할 수 있고, 또 리플로우에 의한 패키지 크랙이 발생하지 않는 초박형 패키지의 반도체장치를 실현할 수 있다.
또, 종래 반도체소자(3) 아래의 점퍼 리드를 디프레스(depress)(7b)에 의해 형성하고 있던 것을 플랫한 타입(7a)으로 형성할 수 있기 때문에, 리드 프레임의 공정을 단축시킬 수 있고, 또한 동시에 비용을 줄이는 것도 가능하게 된다.
Claims (6)
- 복수개로 분할된 다이 패드(1)와, 상기 다이 패드(1)를 지지하는 복수의 부분을 갖춘 태브 리드(2), 상기 복수의 다이패드(1) 사이에 설치된 플랫형의 점퍼 리드(7a), 상기 다이 패드(1)와 상기 플랫형 점퍼 리드(3)상에 설치된 절연성 필름(15), 상기 절연성 필름(15)상에 접착제에 의해 접착된 반도체칩(3) 및, 상기 다이 패드(1), 태브 리드(2), 플랫형 점퍼 리드(7a), 절연성 필름(15) 및 반도체칩(3)을 수지몰드로 몰딩하기 위한 수지패키지로서의 몰드수지(13)를 구비한 것을 특징으로 하는 수지밀봉형 반도체장치.
- 제1항에 있어서, 상기 다이 패드(1)가 2개의 부분으로 분할된 것을 특징으로 하는 수지밀봉형 반도체장치.
- 제2항에 있어서, 상기 다이 패드(1)의 상기 2개의 부분은 각각 직사각형 형상을 갖고, 상기 태브 리드(2)의 상기 부분들은 수지패키지의 장변방향 및 단변방향으로 설치되어 있는 것을 특징으로 하는 수지밀봉형 반도체장치
- 제2항에 있어서, 상기 다이 패드(1)의 상기 2개의 부분은 각각 U자 형상을 갖고, 상기 태브 리드(2)의 상기 부분들은 수지패키지의 장변방향 및 단변방향으로 설치되어 있는 것을 특징으로 하는 수지밀봉형 반도체장치.
- 제2항에 있어서, 상기 태브 리드(2)의 상기 부분들은 수지패키지의 장변방향으로 설치되어 있는 것을 특징으로 하는 수지밀봉형 반도체장치.
- 제2항에 있어서, 상기 태브 리드(2)의 상기 부분들은 수지패키지의 단변방향으로만 설치되어 있는 것을 특징으로 하는 수지밀봉형 반도체장치.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3004632A JP2501953B2 (ja) | 1991-01-18 | 1991-01-18 | 半導体装置 |
JP91-004632 | 1991-01-18 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR920015525A KR920015525A (ko) | 1992-08-27 |
KR960005039B1 true KR960005039B1 (ko) | 1996-04-18 |
Family
ID=11589391
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019920000466A KR960005039B1 (ko) | 1991-01-18 | 1992-01-15 | 수지밀봉형 반도체장치 |
Country Status (5)
Country | Link |
---|---|
US (1) | US5389817A (ko) |
EP (1) | EP0495474B1 (ko) |
JP (1) | JP2501953B2 (ko) |
KR (1) | KR960005039B1 (ko) |
DE (1) | DE69210423T2 (ko) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW276357B (ko) * | 1993-03-22 | 1996-05-21 | Motorola Inc | |
US5615475A (en) * | 1995-01-30 | 1997-04-01 | Staktek Corporation | Method of manufacturing an integrated package having a pair of die on a common lead frame |
TW299564B (ko) * | 1995-10-04 | 1997-03-01 | Ibm | |
JP3685585B2 (ja) * | 1996-08-20 | 2005-08-17 | 三星電子株式会社 | 半導体のパッケージ構造 |
US5825628A (en) * | 1996-10-03 | 1998-10-20 | International Business Machines Corporation | Electronic package with enhanced pad design |
US6034423A (en) * | 1998-04-02 | 2000-03-07 | National Semiconductor Corporation | Lead frame design for increased chip pinout |
DE10205563B4 (de) * | 2002-02-11 | 2009-06-10 | Advanced Micro Devices, Inc., Sunnyvale | Gehäustes Halbleiterbauelement mit zwei Die-Paddles sowie zugehöriges Herstellungsverfahren |
US9349628B2 (en) * | 2013-02-25 | 2016-05-24 | Advanced Micro Devices, Inc. | Method and an alignment plate for engaging a stiffener frame and a circuit board |
US10566269B2 (en) * | 2017-12-18 | 2020-02-18 | Texas Instruments Incorporated | Low stress integrated circuit package |
US10361147B1 (en) | 2018-06-28 | 2019-07-23 | Ford Global Technologies, Llc | Inverter power module lead frame with enhanced common source inductance |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4595945A (en) * | 1983-10-21 | 1986-06-17 | At&T Bell Laboratories | Plastic package with lead frame crossunder |
JPH06105721B2 (ja) * | 1985-03-25 | 1994-12-21 | 日立超エル・エス・アイエンジニアリング株式会社 | 半導体装置 |
JPS62136056A (ja) * | 1985-12-09 | 1987-06-19 | Nec Corp | リ−ドフレ−ム |
JP2601838B2 (ja) * | 1987-09-19 | 1997-04-16 | 株式会社日立製作所 | 樹脂封止型半導体装置及びその製造方法 |
KR880014671A (ko) * | 1987-05-27 | 1988-12-24 | 미다 가쓰시게 | 수지로 충진된 반도체 장치 |
JPH01124244A (ja) * | 1987-11-09 | 1989-05-17 | Nec Corp | リードフレーム |
JP2706077B2 (ja) * | 1988-02-12 | 1998-01-28 | 株式会社日立製作所 | 樹脂封止型半導体装置及びその製造方法 |
US4994895A (en) * | 1988-07-11 | 1991-02-19 | Fujitsu Limited | Hybrid integrated circuit package structure |
US5068708A (en) * | 1989-10-02 | 1991-11-26 | Advanced Micro Devices, Inc. | Ground plane for plastic encapsulated integrated circuit die packages |
JPH0760837B2 (ja) * | 1990-03-13 | 1995-06-28 | 株式会社東芝 | 樹脂封止型半導体装置 |
US5122858A (en) * | 1990-09-10 | 1992-06-16 | Olin Corporation | Lead frame having polymer coated surface portions |
-
1991
- 1991-01-18 JP JP3004632A patent/JP2501953B2/ja not_active Expired - Lifetime
-
1992
- 1992-01-15 DE DE69210423T patent/DE69210423T2/de not_active Expired - Fee Related
- 1992-01-15 KR KR1019920000466A patent/KR960005039B1/ko not_active IP Right Cessation
- 1992-01-15 EP EP92100579A patent/EP0495474B1/en not_active Expired - Lifetime
-
1993
- 1993-11-29 US US08/158,358 patent/US5389817A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
KR920015525A (ko) | 1992-08-27 |
JP2501953B2 (ja) | 1996-05-29 |
US5389817A (en) | 1995-02-14 |
EP0495474A1 (en) | 1992-07-22 |
DE69210423T2 (de) | 1996-10-10 |
DE69210423D1 (de) | 1996-06-13 |
JPH04363031A (ja) | 1992-12-15 |
EP0495474B1 (en) | 1996-05-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100294719B1 (ko) | 수지밀봉형 반도체장치 및 그 제조방법, 리드프레임 | |
JP3238004B2 (ja) | 半導体装置の製造方法 | |
KR880014671A (ko) | 수지로 충진된 반도체 장치 | |
JPH0828396B2 (ja) | 半導体装置 | |
US6340837B1 (en) | Semiconductor device and method of fabricating the same | |
KR960005039B1 (ko) | 수지밀봉형 반도체장치 | |
JPH0455341B2 (ko) | ||
JPS60167454A (ja) | 半導体装置 | |
JPH10270626A (ja) | 半導体装置およびその製造方法 | |
JPH05211262A (ja) | 樹脂封止型半導体装置 | |
JP2905609B2 (ja) | 樹脂封止型半導体装置 | |
JPH0418694B2 (ko) | ||
US6211563B1 (en) | Semiconductor package with an improved leadframe | |
JPH0546098B2 (ko) | ||
US5969410A (en) | Semiconductor IC device having chip support element and electrodes on the same surface | |
JPH0758273A (ja) | リードフレーム及びそれを用いた半導体装置 | |
JP3555790B2 (ja) | 半導体装置 | |
JPH09326463A (ja) | 樹脂封止型半導体装置 | |
JPS63248155A (ja) | 半導体装置 | |
JPS63107126A (ja) | 半導体装置 | |
JPS61128551A (ja) | 半導体装置用リ−ドフレ−ム | |
JPH027469Y2 (ko) | ||
JP2564595B2 (ja) | 半導体装置の製造方法 | |
JPH01173747A (ja) | 樹脂封止形半導体装置 | |
JPH04278548A (ja) | 樹脂封止型半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
G160 | Decision to publish patent application | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20070330 Year of fee payment: 12 |
|
LAPS | Lapse due to unpaid annual fee |