KR960003448B1 - 디지탈/아날로그 변환기 - Google Patents

디지탈/아날로그 변환기 Download PDF

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Abstract

내용 없음.

Description

디지탈/아날로그 변환기
제1도는 종래 디지탈/아날로그 번완기처 레이아웃 상태도.
제2도는 제1도에 있어서 전류셀(60)의 레이아웃 상태도.
제3도는 제2도에 대한 회로도.
제4도는 종래 전류, 셀의 배치도.
제5도는 본 발명 디지탈/아날로 변환기의 레이아웃 상태도.
제6도는 제5도에 있어서 전류셀의 레이아웃 상태도.
제7도는 제6도에 대한 회로도.
제8도는 본 발명 전류셀의 배치도.
* 도면의 주요부분에 대한 부호의 설명
100 : R디코더군 110 : G디코더군
120 : B디코더군 130~150 : 데이타버스
160~180 : 전류셀 190~210 : 하위전류셀
220 : 바이어스부 230 : 채널차단막
본 발명은 디지탈/아날로그 변환기에 관한 것으로, 특히 고속동작시 잡음억제 및 누화(crosstalk)를 감소시킴과 아울러 채널간을 격리시켜 비 직선성 오차를 줄이도록 한 디지탈/아날로그 변환기에 관한 것이다.
제1도는 종래 디지탈/아날로그 변환기의 레이아웃 상태로서, 이에 도시한 바와 같이 디지탈 입력신호를 제어하기 위한 R, G, B클럭을 발생하는 클럭발생부(10)와, 상기 클럭발생부(10)에 의해 제어되는 디지탈신호를 디코딩하는 중위디코더(20)가 상기 클럭발생부(10)의 우측에 위치하고, 상기 클럭발생부(10)와, 중위 디코더(20) 위에 데이타를 전송하는 데이타버스(30)가 위치하며, 상기 데이타버스(30)의 상단 좌측부터 상기 클럭발생부(10)에 의해 제어되는 디지탈신호를 디코딩하는 상위 디코더(40), 데이타를 전송하는 데이타버스(50), 상기 데이타버스(30)(50)를 통해 데이타를 입력 받아 전류를 발생하는 전류셀(60)이 차례로 위치하고, 상기 전류셀(60) 우측에 바이어스(bias)를 인가하는 바이어스부(70)가 위치하며, 상기 바이어스부(70)의 하단에 디지탈신호를 디토딩하는 하위디코더(80)가 위치하여 구성된다.
이와같이 구성되는 종래 디지탈/아날로그변환기는 제1도에서와 같이 디지탈파트(Digital Part) 및 아날로그파트(Analog Part)의 각 부분이 R, G, B교대로 섞여있고 R, G, B 각각 1개의 파트(Part)가 섞여진 것이 1개의 팩(prack)을 구성하며, 이 팩(pack)을 반복시켜 전체 셀(cell)을 구성한다.
제2도는 종래 전류셀(60)의 1팩(pack) 레이아웃 상태로로서, 이에 도시된 바와같이 기판(substrate)에 R(cell1), G(cell2), B(cell3)채널이 서로 혼재되어 구성된다.
제3도는 종래 전류셀(60)회로도로서, 이에 도시된 바와같이 디지탈데이타신호(D)와 바이어스전압(VB1)이 차동증폭기를 이루는 트랜지스터(M1), (M2)의 게이트에 각기 인가되고, 상기 트랜지스터(M1), (M2)의 소오스 접속점을 바이어스전압(VB2)이 인가되는 트랜지스터(M3)의 드레인에 접속하여 구성한다.
이와같이 구성된는 종래 디지탈/아날로그변환기의 동작과 문제점을 설명하면 다음과 같다.
클럭발생부(10)의 각 R, G, B클럭에 의해 제어되는 디지탈신호가 중위, 상위, 하위디코더(20)(40)(80)로 입력되면, 그 중위, 상위, 하위디코더(20)(40)(80)는 디지탈신호를 디코딩하여 데이타버스(30)(50)를 통해 전류셀(60)로 출력하고, 상기 전류셀(60)은 이 데이타신호와 바이어스부(70)에서 공급되는 바이어스전압을 차동증폭하여 전류를 발생시킨다.
즉, 제3도에 도시한 바와같이 디지탈데이타신호(D)가 바이어스전압(VB1)보다 크고, 바이어스전압(VB2)이 트랜지스터(M3)의 문턱전압보다 크면, 전류(10)가 트랜지스터(M1)를 통해 전류원으로 동작하는 상기 트랜지스터(M3)의 드레인을 통해 흘러들어가고, 반대로 바이어스전압(VB1)이 디지탈데이타신호(D)보다 크고, 상기와 동일한 조건이라면 전류(Io)는 트랜지스터(M2)를 통해 트랜지스터(M3)의 드레인을 통해 흘러들어간다.
이와같이 동작되는 종래 디지탈/아날로그변환기는 전류셀(60)은 제4도와 같이 배치되어 있다.
그러나, 상기에서, 설명한 종래 디지탈/아날로그변환기는 전류셀의 배치에 의해 공정편차가 각 전류셀마다 누적되어 가므로 적분비직선성오차(Intergral Non-Linerity Error)가 열화된다. 또한 전류셀에 디지탈파트와 아날로그파트가 3채널로 한 셀(cell)에 배치되어 있기때문에 디지탈노이즈(Digital Noise)가 기판의 저항을 통해 타 채널로 흘러들어가 누화(crosstalk)가 커지게되고, 칩면적이 커지는 문제점이 있었다.
본 발명은 이러한 종래의 문제점을 해결하기 위하여, 아날로그회로인 전류셀과 바이어스부를 디지탈회로인 디코더 및 클럭발생부와 격리시키고, 각 채널의 셀(cell)은 한 개의 우물(well)안에 모두 배치하여 채널을 형성하고, 채널과, 채널 사이에 채널차단막을 넣어 역바이어스를 걸어줌으로써 칩의 면적을 통해 발생하는 누화(crosstalk)를 방지토록하고, 각각의 전류셀을 4가지 방향으로 배치시켜 4가지 모양의 트랜지스터의 조합이 공정변이요소인 게이트 옥사이드의 두께등을 보상할 수 있게한 디지탈/아날로그변환기를 창안한 것으로, 이를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
제5도는 본 발명 디지탈/아날로그 변환기의 레이아웃 상태도로서, 이에 도시한 바와같이 R, G, B 각 클럭상태에 따라 각기 제어되는 디지탈신호를 디코딩하는 R디코더군(100), G디코더군(110), B디코더군(12)이 차례로 위치하고, 상기 R디코더군(100), G디코더군(110), B디코더군(120) 위에 디코딩된 데이타를 전송하는 데이타버스(130), (140), (150)가, 각기 “L”형태로 위치하며, 상기 각 데이타버스(130), (140), (150) 위에 그 데이타버스(130), (140), (150)를 통해 디지탈데이타신호를 입력받아 전류를 발생하는 전류셀(160), (170), (180)이 위치하고, 그 전류셀(160), (170), (180) 위에 하위전류셀(190) (200) (210)이 위치하며, 상기 하위전류셀(190) (200) (210)위에 상기 전류셀(160), (170), (180)과 상기 하위전류셀(190), (200), (210)에 바이어스를 공급하는 바이어스부(220)를 위치하여 구성한다.
상기 R디코더군(100)은 클럭발생부(100-1), 중위디코더(100-2), 하위디코더군(100-3)가 좌측으로 위치하고, 그 클럭발생부(100-1), 중위디코더(100-2), 하위디코더(100-3)위에 상위디코더(100-4)가 위치하여 구성되는 것으로, 상기 G, B디코더군(110), (120)도 상기 R디코더군(100)과 동일하게 구성되어진다.
제6도는 본 발명에 대한 전류셀(160,170,180)의 레이아웃 상태도로서, 이에 도시한 바와같이 R, G, B의 각 채널은 한 블럭으로 형성되어지고, 각 채널과 채널사이에는 채널차단막(230)이 형성되며 각 채널은 기판을 공유하여 구성된다.
제7도는 본 발명에 대한 각 전류셀(160,170,180)의 회로도로서, 이에 도시한 바와같이 차동증폭기를 이루는 트랜지스터(M1), (M2)의 게이트에 디지탈데이타신호(D)와 바이어스전압(VB1)이 각기 인가되는 전류셀에 있어서, 상기 트랜지스터(M1) (M2)의 게이트에 트랜지스터(M4)(M5)의 드레인을 각기 접속하고, 상기 트랜지스터(M1)(M2)의 소오스접속점을 트랜지스터(M3)(M6)를 순차적으로 통해 접지 시키고, 슬리핑단자(SLP)를 상기 트랜지스터(M3)(M5)의 게이트에 접속함과 동시에 인버어터(I)를 통해 상기 트랜지스터(M6)의 게이트에 접속하고, 상기 트랜지스터(M3)의 게이트 바이어스 전압(VB2)을 인가하여 구성한다.
이와같이 구성한 본 발명 전류셀의 배치도는 제8도에 도시한 바와같다.
이와같이 구성한 본 발명 디지탈/아날로그 변환기의 작용 및 효과를 첨부한 도면을 참조하여 설명하면 다음과 같다.
각 클럭발생부(100-1)(110-1)(120-1)에 의해 제어를 받는 N비트(bit)의 디지탈신호가 R, G, B디코더군(100)(110)(120)의 각 중위, 상위, 하위디코더로 입력되면, 그 R, G, B디코더군(100)(110)(120)은 디지탈신호를 각기 N×2N비트로 디코딩하여 R, G, B의 데이타버스(130)(140)(150)를 통해 전류셀(160)(170)(180)로 각기 출력하고, 상기 각 전류셀(160)(170)(180)은 이 데이타신호와 바이어스부(220)에서 공급되는 바이어스전압을 차동증폭하여 전류를 발생시킨다.
이때 일반적인 디지탈/아날로그 변환기는 디지탈파트와 아날로그파트가 한 칩내에 혼재되어 있어 디지탈노이즈가 아날로그파트에 스며들어 아날로그 출력에 디지탈노이즈가 실려나오게 된다.
따라서, 본 발명에서와같이 아날로그파트인 전류셀(160)(170)(180)과 바이어스부(220)를 디지탈파트인 R, G, B디코더군(100)(110)(120)과 격리시키는데, 이중에서도, 디지탈노이즈에 영향을 가장많이 받는 상기 바이어스부(220)를 가장 멀리 위치시킨다.
한편, 전류셀(160)(170)(180)의 전류발생을 제7도를 참조하여 설명한다.
차동증폭기를 구성하는 트랜지스터(M1)(M2)의 게이트에 디지탈데이타 신호(D)와 바이어스부(220)에서 발생하는 바이어스전압(VB1)이 인가되면, 이 두 신호를 차동증폭하여 상기 바이어스부(220)의 바이어스전압(VB2)에 따라 트랜지스터(M3)에 흐르는 전류값(Io)은 하기와 같이된다.
이때, 스크린 프로텍션(screen protection)이나 뮤트(mute)등으로 인해 파워다운(power down)시 슬리핑단자(SLP)가 하이(H)가 되면, 트랜지스터(M4)(M5)는 되고 트랜지스터(M6)는 오프되어 상기 디지탈데이타신호(D)와 바이어스전압(VB1)을 바이패스시켜 전류의 경로를 차단시켜 전류(Io)를 0으로 한다.
반면, 슬리핑단자(SLO)가 로우(L)가 되면, 트랜지스터(M1)(M2)가 오프되어 입력신호를 받아들이고 로우(L)신호는 인버터(I)를 통해 하이(H)로 반전되어 트랜지스터(M6)를 온 시켜 전류셀의 전류경로를 만들어 준다. 이에따라 바이어스전압(VB2)에 의해 트랜지스터(M3)가 온다면, 상기식과같은, 전류값을 발생하게된다.
이때, 전류셀은 공통성분 제거비(CMRR)가 좋아지고 N비트(bit)일 경우 2N-1개 존재한다. 이럴경우 8비트의 예를들면 255개의 전류셀이 존재하게 된다. 그러나 공정은 이 255개의 전류셀을 물리적특성이 완벽하게 같도록 만들지 못하고, 어느 한쪽 방향으로 테이핑을 갖는다.
또한, 실리콘의 표면을 흐르는 전류는 전류가 흐르는 방향에 따라 약간씩 편차를 보인다. 따라서 본 발명은 전류셀을 8도와 같이 배치한다.
즉, 전류셀(U1)을 X축, Y축, 원점으로 리풀렉션(reflection) 시켜 4가지 방향으로 서로 마주보는 형태의 전류셀(U2)을 유니트(Unit)로 한다. 이와같은 전류셀(U2)은 기본적으로 트랜지스터의 크기와 회로 구성이 완벽하게 같은 전류셀(U1) 4개를 어레이한것과 등가를 이루고, 이 전류셀(U2)은 동작시 전류의 흐름과 신호전달이 4가지 방향으로 작용한다.
그러므로, 전류셀 255개가 동작을 하더라도 기존회로처럼 공정편치가 누적되는 것이 없어지고, 전류가 흐르는 방향이 다르므로 OO→FF→OO 동작시 생기는 대전류 흐름이 다른방향으로 균등히 분할됨으로써, 세트링시간(settling time)이 현저히 계산된다.
또한 그라운드 및 전류출력을 공유함으로써 전류셀이 50%정도로 작아져 공정편차도 더욱 줄일 수 있어 고속에서도 좋은 직선성(good linearity) 특성을 얻는다
한편 하위전류셀(190)(200)(210)은 상기 전류셀(160)(170)(180)과 동일하게 동작된다.
상위에서 설명한 바와같이 본 발명은 전류셀을 4가지 방향으로 배치함으로써, 비직선성오차 개선, 세트링시간 감소, 고속동작시 잡음감소, 및 칩의 크기를 작게 할 수 있고, 또한 아날로그파트를 디지탈파트와 격리시킴으로써 노이즈에 의한 누화를 억제하고, 한 우물안에 동일 채널을 형성하고 각 채널사이를 채널차단막으로 격리시켜 채널간 누화를 억제하며, 스크린 프로텍션(screen protection)이나 뮤트(mute)등으로 인해 파워다운(power down)시 슬리핑신호에 의해 입/출력을 차단함으로써 전류를 감소할 수 있는 효과가 있다.

Claims (10)

  1. R, G, B클럭에 따라 각기 제어되어 디지탈신호를 디코딩하는 R디코더군(100), G디코더군(110), B디코더군(120)이 차례로 위치하고, 상기 R디코더군(100), G디코더군(110), B디코더군(120) 위에 그로부터 디코딩된 데이타를 전송하는 데이타버스(130), (140), (150)가 각기 위치하며, 상기 각 데이타버스(130), (140), (150) 위에 그 데이타버스(130), (140), (150)를 통해 디지탈데이타신호를 입력받아 전류를 발생하는 전류셀(160), (170), (180)이 각기 위치하고, 그 전류셀(160), (170), (180) 위에 하위전류셀(190)(200)(210)이 각기 위치하며, 상기 하위전류셀(190)(200)(210)위에 차기 전류셀(160), (170), (180)과 하위 전류셀(190), (200), (210)에 바이어스를 공급하는 바이어스부(220)가 위치하게 레이아웃 구성된 것을 특징으로 하는 디지탈/아날로그 변환기.
  2. 제1항에 있어서, 디지탈노이즈의 영향을 가장많이 받는 바이어스부(220)가 R, G, B디코더군(100,110,120)으로부터, 가장 멀리 위치하게 레이아웃 구성된 것을 특징으로 하는 디지탈/아날로그 변환기.
  3. 제1항에 있어서, 데이타버스(130)(140)(150)는 “L”형태로 상기 전류셀(160)(170)(180)사이에 위치하게 레이아웃 구성된 것을 특징으로 하는 디지탈/아날로그 변환기.
  4. 제1항에 있어서, 각 전류셀은 디지탈데이타신호(D)와 바이어스 전압(VB1)이 차동증폭기로 동작되는 트랜지스터(M1), (M2)의 게이트에 각각 인가되게 접속하고, 상기 트랜지스터(M1), (M2)의 게이트에 소오스가 접지된 트랜지스터(M4)(M5)의 드레인을 각기 접속하고, 상기 트랜지스터(M1)(M2)의 소오스접속점을 트랜지스터(M6)(M3)를 순차적으로 통해 접지시키고, 슬리핑 단자(SLP)를 상기 트랜지스터(M4)(M5)의 게이트에 접속함과 동시에 인버터(I)를 통해 상기 트랜지스터(M6)의 게이트에 접속 하고, 상기 트랜지스터(M3)의 게이트에 바이어스전압(VB2)이 인가되게 접속하여 구성한 것을 특징으로 하는 디지탈/아날로그 변환기.
  5. 제4항에 있어서, 전류셀은 각기 하나의 채널을 구성하는 것을 특징으로 하는 디지탈/아날로그 변환기.
  6. 제5항에 있어서, 전류셀이 각기 3개의 채널로 배치될시 각 채널이 독립적으로 레이아웃 구성된 것을 특징으로 하는 디지탈/아날로그 변환기.
  7. 제6항에 있어서, 각 채널은 한개의 기판을 공유하게 구성된 것을 특징으로 하는 디지탈/아날로그 변환기.
  8. 제6항 또는 제7항에 있어서, 각 채널사이를 채널차단막으로 격리시키게 구성된 것을 특징으로 하는 디지탈/아날로그 변환기.
  9. 제1항에 있어서, 전류셀 4개가 하나의 유니트(unit)를 구성하고 전류셀의 게이트 옥사이드 두께가 4가지 방향으로 전류를 흐르도록하여 공정변이를 보상하게 구성된 것을 특징으로 하는 디지탈/아날로그 변환기.
  10. 제9항에 있어서, 유니트는 하나의 전류셀이 X축, Y축 및 원점으로 반사(reflection)되는 4방향으로 서로 마주보는 형태로 배치되어 구성된 것을 특징으로 하는 디지탈/아날로그 변환기.
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