JP2789078B2 - ビデオデジタル／アナログ変換器 - Google Patents

ビデオデジタル／アナログ変換器

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JP2789078B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ビデオデジタル／アナ
ログ変換器に係るもので、詳しくは、アナログ部分とデ
ジタル部分とを分離し、各チャネルの電流セルを１つの
ウェル（Well）内に配置して隣接するチャネル間の漏話
（クロストーク）を防止し、工程上の偏差によるエラー
を防止し、電流セルの補償配置によりチップサイズを小
型化し得るビデオデジタル／アナログ変換器に関するも
のである。
【０００２】
【従来の技術】従来、ビデオデジタル／アナログ変換器
においては、図５に示したように、入力される赤（red
），緑（green ），青（blue）カラーチャネルのデジ
タルデータ（以下、デジタルデータと称す）を制御する
ため各Ｒ，Ｇ，Ｂクロックを発生するクロック発生部１
０が位置され、該クロック発生部１０のクロック信号に
同期して入力されるデジタルデータを各々デコーディン
グする中位デコーダ２０がそのクロック発生部１０の右
側に位置され、前記デコーディングされたデジタルデー
タを伝送するデータバス３０がそれらクロック発生部１
０および中位デコーダ２０の上方側に位置され、該デー
タバス３０の上方左側に前記クロック発生部１０のクロ
ック信号に同期して入力されるデジタルデータをデコー
ディングする上位デコーダ４０が位置され、該上位デコ
ーダ４０の右側に該上位デコーダのデコーディングデジ
タルデータを伝送するデータバス５０が位置され、それ
らデータバス３０，５０を通って入力されたデジタルデ
ータにより電流を発生する電流セルマトリックス６０が
データバイアス５０右側に位置され、該電流セルマトリ
ックス６０右側に該電流セルマトリックス６０にバイア
ス（bias）電圧を印加するバイアス部７０が位置され、
該バイアス部７０の下方側に前記クロック発生部１０の
クロック信号に同期して入力されるデジタルデータをデ
コーディングする下位デコーダ８０が位置されて、構成
されていた。
【０００３】すなわち、デジタル部分であるクロック発
生部１０，中位デコーダ２０，上位デコーダ４０および
下位デコーダ８０が各々左側および下方側に配置され、
それらデジタル部分に囲まれた状態にアナログ部分の電
流セルマトリックス６０およびバイアス部７０が各々配
置され、該電流セルマトリックス６０は各Ｒ，Ｇ，Ｂが
各々個別のチャネルに集中されて１つのパック（pack）
が構成され、それら複数のパックにより構成されてい
た。かつ、図６に示したように、該電流セルマトリック
ス６０においては、基板上に各Ｒセル（セル１），Ｇセ
ル（セル２），Ｂセル（セル３）が各々１つの電流セル
として連続配置されて１つのセルユニットとして形成さ
れ、チャネルとチャネル間には各々漏話防止用のストッ
パ（stopper ）が配置され、それらチャネル間に存在す
る基板の抵抗がｒにて表示されていた。また、図７に示
したように、前記各電流セルの回路においては、デジタ
ルデータＤおよびバイアス電圧ＶＢ１が差動増幅器をな
すＮＭＯＳトランジスタＭ１，Ｍ２のソースは相互接続
されて他のＮＭＯＳトランジスタＭ３のドレインに連結
され、該ＮＭＯＳトランジスタＭ３のゲートにバイアス
電圧ＶＢ２が接続されて構成されていた。さらに、図８
に示したように、前記電流セルマトリックス６０におい
ては、各電流セルはすべて同一方向に配置して構成され
るため、製造工程中発生する各セルごとの工程偏差がＸ
−Ｙ方向に各々累積されるようになっていた。
【０００４】そして、このように構成された従来ビデオ
デジタル／アナログ変換器の作用を説明すると次のよう
である。
【０００５】すなわち、クロック発生部１０の各Ｒ，
Ｇ，Ｂクロックにより制御されるデジタルデータが中
位，上位，下位デコーダ２０，４０，８０に各々入力さ
れると、それら入力データは中位，上位，下位デコーダ
２０，４０，８０に各々デコーディングされ、それらデ
コーディングされたデータは各データバス３０，５０を
通って電流セルマトリックス６０に出力される。つい
で、該電流セルマトリックス６０からは、それらデータ
バス３０，５０から入力されたデジタルデータとバイア
ス部７０から供給されるバイアス電圧間の差に比例する
電流が発生される。すなわち図７に示したようにＮＭＯ
ＳトランジスタＭ１のゲートに入力されるデジタルデー
タＤの値がＮＭＯＳトランジスタＭ２のゲートに印加さ
れるバイアス電圧ＶＢ１よりも大きく、ＮＭＯＳトラン
ジスタＭ３のゲートに印加されるバイアス電圧ＶＢ２が
該ＮＭＯＳトランジスタＭ３のしきい電圧よりも大きい
と、差動増幅された出力電流Ｉ０がＮＭＯＳトランジス
タＭ１を通ってＮＭＯＳトランジスタＭ３のドレインに
流れる。しかし、このような状態で、ＮＭＯＳトランジ
スタＭ２のゲートに印加されるバイアス電圧ＶＢ１がＮ
ＭＯＳトランジスタＭ１のデジタルデータＤよりも大き
くなると、電流Ｉ０はＮＭＯＳトランジスタＭ２を通っ
てＮＭＯＳトランジスタＭ３のドレインに流れるように
なる。この場合、それら電流Ｉ０およびＩ０は相互位相
が反対であり、前記の各中位，上位，下位デコーダ２
０，４０，８０は入力されるデジタルデータが８ビット
である場合、該ビットのデータを各々３ビット、３ビッ
トおよび２ビットに分けて処理する。
【０００６】
【発明が解決しようとする課題】しかるに、このように
構成された従来ビデオデジタル／アナログ変換器におい
ては、すべての電流セルが電流セルマトリックスに各々
同一方向に配置されているため、製造工程中各電流セル
ごとの工程偏差がＸ，Ｙ軸方向に累積され、入力するデ
ジタル信号と出力するアナログ信号との関係を表示する
指標の積分非直線性誤差（Integral Non-Linerity Erro
r ）がＸ，Ｙ軸方向に累積され、不正確な指標値になる
という不都合な点があった。また、デジタル部分のクロ
ック発生部１０および中位，上位，下位のデコーダ２
０，４０，８０と、アナログ部分の電流セルマトリック
ス６０およびバイアス部７０とがすべて別個のチャネル
により１つのウェル内に配置されているため、基板の抵
抗を通って他のチャネルに流入されるデジタルノイズ
（Digital Noise ）の漏話（crosstalk ）が増大し、各
カラー別のセル間に各々ストッパを形成するようになっ
て、チップのサイズが大きくなるという不都合な点があ
った。
【０００７】それで、このような問題点を解決するた
め、本発明者たちは研究を重ねた結果、次のようなビデ
オデジタル／アナログ変換器を提供しようとするもので
ある。
【０００８】本発明の目的は、アナログ部分とデジタル
部分とを分離し、各チャネルの電流セルをすべてカラー
別に１つのウェル内に配置して隣接するチャネル間の漏
話を防止し、各電流セルを４つの方向から配置して工程
上の偏差によるエラーを防止し、電流セルの補償配置に
よりチップサイズを小型化し得るビデオデジタル／アナ
ログ変換器を提供しようとするものである。
【０００９】
【課題を解決するための手段】そして、このような本発
明の目的は、Ｒ，Ｇ，Ｂカラーチャネルのデジタルデー
タをそれぞれデコーディングするＲデコーダ群、Ｇデコ
ーダ群およびＢデコーダ群と、Ｒデコーダ群、Ｇデコー
ダ群およびＢデコーダ群によりデコードされたＲ，Ｇ，
Ｂデジタルデータをそれぞれ伝達する複数のデータバス
と、それぞれ独立的に１つの基板上にレイアウトされた
１つのチャネルで構成され、複数のデータバスを経て入
力されたＲ，Ｇ，Ｂデジタルデータにより電流を発生す
るＲ，Ｇ，Ｂ電流セルマトリックスおよび下位のＲ，
Ｇ，Ｂ電流セルマトリックスと、Ｒ，Ｇ，Ｂ電流セルマ
トリックスおよび下位のＲ，Ｇ，Ｂ電流セルマトリック
スにそれぞれバイアス電圧を供給するバイアス部とを備
えた半導体集積回路において、デジタルブロックであ
る、Ｒデコーダ群、Ｇデコーダ群およびＢデコーダ群か
ら最も近い部分に、デジタルノイズの影響が少ないＲ，
Ｇ，Ｂ電流セルマトリックスを配置し、Ｒ，Ｇ，Ｂ電流
セルマトリックスの上側部に下位のＲ，Ｇ，Ｂ電流セル
マトリックスを配置し、Ｒデコーダ群、Ｇデコーダ群お
よびＢデコーダ群から最も遠い部分には、デジタルノイ
ズに一番敏感なバイアス部を配置し、Ｒ，Ｇ，Ｂ電流セ
ルマトリックスは４個の電流セルが１つの電流セルユニ
ットを形成し、電流セルユニットは、２行２列の行列状
に配置される４個の電流セルを含み、４個の電流セルの
各々は、行方向および列方向のいずれの中心軸について
対向する電流セルとも、鏡像関係を有するように配置さ
れたビデオデジタル／アナログ変換器を構成することに
より達成される。
【００１０】
【作用】入力されるデジタルデータがＲ，Ｇ，Ｂデコー
ダで各々デコーディングされた後、データバスを通って
各Ｒ，Ｇ，Ｂ電流セルマトリックスに入力されると、そ
れらＲ，Ｇ，Ｂ電流セルマトリックスの各セルから前記
入力されたデジタルデータとバイアス部からの入力バイ
アス電圧とにより差動増幅された電流が出力され、デジ
タルデータがアナログデータに変換される。
【００１１】
【実施例】以下本発明の実施例に対し、図面を用いて詳
細に説明する。
【００１２】図１に示したように、本発明に係るビデオ
デジタル／アナログ変換器においては、入力される赤，
緑，青色チャネルのデジタルデータ（以下、デジタルデ
ータと称す）を制御するＲ，Ｇ，Ｂクロックに同期して
入力されるデジタルデータを各々デコーディングするＲ
デコーダ群１００，Ｇデコーダ群１１０，Ｂデコーダ群
１２０が順次配置され、それらＲ，Ｇ，Ｂデコーダ群１
００，１１０，１２０の上方側に前記デコーディングさ
れたデジタルデータを伝送するデータバス１３０，１４
０，１５０が“Ｌ”字状に各々配置され、それらデータ
バス１３０，１４０，１５０を通って入力されたデジタ
ルデータにより各々電流を発生するＲ，Ｇ，Ｂ電流セル
マトリックス１６０，１７０，１８０がそれらデータバ
ス１３０，１４０，１５０上方側に各々配置され、前記
Ｒ，Ｇ，Ｂ電流セルマトリックス１６０，１７０，１８
０の上方側には下位Ｒ，Ｇ，Ｂ電流セルマトリックス１
９０，２００，２１０が配置され、それら各Ｒ，Ｇ，Ｂ
電流セルマトリックス１６０，１７０，１８０および各
下位Ｒ，Ｇ，Ｂ電流セルマトリックス１９０，２００，
２１０に各々バイアス電圧を供給するバイアス部２２０
がそれら下位Ｒ，Ｇ，Ｂ電流セルマトリックス１９０，
２００，２１０の上方側に配置されて構成されている。
【００１３】かつ、前記下位Ｒ，Ｇ，Ｂ電流セルマトリ
ックス１９０，２００，２１０は、前記Ｒ，Ｇ，Ｂ電流
セルマトリックス１６０，１７０，１８０と同様な構成
および作用を有し、チップのサイズを小型化にし、回路
の制御を簡単に行なうためそれらＲ，Ｇ，Ｂ電流セルマ
トリックス１６０，１７０，１８０と分離して構成され
ている。また、前記Ｒデコーダ群１００は、入力される
赤カラーチャネルのデジタルデータを制御するＲクロッ
ク発生部１０１と入力される赤カラーチャネルのデジタ
ルデータを分けて各々デコーディングする中位デコーダ
１０２と下位デコーダ１０３とが左側から順次配置さ
れ、それらＲクロック発生部１０１，中位デコーダ１０
２，下位デコーダ１０３上方側に前記赤カラーチャネル
のデジタルデータをデコーディングする上位デコーダ１
０４が配置され、前記各Ｇ，Ｂデコーダ群１１０、１２
０もＲデコーダ群１００と各々同様に構成されている。
【００１４】すなわち本発明においては、アナログ部分
であるバイアス部２２０とＲ，Ｇ，Ｂ電流セルマトリッ
クス１６０，１７０，１８０と下位Ｒ，Ｇ，Ｂ電流セル
マトリックス１９０，２００，２１０とがデジタル部分
のＲ，Ｇ，Ｂデコーダ群１００，１１０，１２０から各
々隔離して配置され、特に、デジタルノイズに最も影響
を及ぼす前記バイアス部２２０は最も隔離されて配置さ
れている。また、図２に示されるように、前記各Ｒ，
Ｇ，Ｂのチャネルは各々カラー別に１つのウェル内に形
成され、それらウェルの間にはチャネルストッパ２３０
が形成され、すべてのチャネルが１つの基板上に形成さ
れている。
【００１５】さらに図３に示したように、本発明に係る
電流セルの回路においては、差動増幅器のＮＭＯＳトラ
ンジスタＭ１１，Ｍ１２のゲートにデジタルデータＤと
バイアス電圧ＶＢ１とが各々印加され、それらＮＭＯＳ
トランジスタＭ１１，Ｍ１２のドレインは各々出力端子
に連結され、それらＮＭＯＳトランジスタＭ１１，Ｍ１
２のソースは共通に接続されている。
【００１６】そして、ＮＭＯＳトランジスタＭ１４，Ｍ
１５のドレインが前記ＮＭＯＳトランジスタＭ１１，Ｍ
１２のゲートに各々接続され、ＮＭＯＳトランジスタＭ
１４，Ｍ１５のゲートにスリッピング信号ＳＬＰが印加
され、ソースは各々接続されている。かつ、ＮＭＯＳト
ランジスタＭ１３のドレインが前記ＮＭＯＳトランジス
タＭ１１，Ｍ１２のソース共通接続点に連結され、トラ
ンジスタＭ１３のゲートにはインバータＩを通って前記
スリッピング信号ＳＬＰが印加され、トランジスタＭ１
３のソースはＮＭＯＳトランジスタＭ１６のドレインに
接続され、該ＮＭＯＳトランジスタＭ１６のドレインは
前記ＮＭＯＳトランジスタＭ１３のソースに連結され、
ＮＭＯＳトランジスタＭ１６のゲートにバイアス電圧Ｖ
Ｂ２が印加され、ＮＭＯＳトランジスタＭ１６のソース
は接地されている。ここで、前記スリッピング信号ＳＬ
Ｐは、使用者がスクリーン保護（screen protection ）
またはミュート（mute）のような機能を選択した場合、
入力される信号であって、前記電流セルの動作を中断さ
せる役割をするものである。そして本発明に係る電流セ
ルマトリックスにおいては、図４に示したように、４個
の電流セルｕ１が各々Ｘ軸およびＹ軸の原点を基準と
し、互いに反射された形状に４方向に各々対称して配置
され、１つの電流セルユニットｕ２が構成された後、そ
れら複数個の電流セルユニットｕ２により電流セルマト
リックスが形成されている。
【００１７】このように構成された本発明に係るビデオ
デジタル／アナログ変換器の作用を説明すると次のよう
である。Ｒ，Ｇ，Ｂクロック発生部１０１，１１１，１
２１のクロック信号に同期して入力されるＮビットのデ
ジタルデータがＲ，Ｇ，Ｂデコーダ群１００，１１０，
１２０の上位デコーダ１０４，１１４，１２４、中位デ
コーダ１０２，１１２，１２２および下位デコーダ１０
３，１１３，１２３に各々入力されると、それらＲ，
Ｇ，Ｂデコーダ群１００，１１０，１２０は入力された
デジタルデータは２N ビットに各々デコーディングしデ
ータバス１３０，１４０，１５０を通してＲ，Ｇ，Ｂ電
流セルマトリックス１６０，１７０，１８０に各々出力
する。次いで、それらＲ，Ｇ，Ｂ電流セルマトリックス
１６０，１７０，１８０は入力データとバイアス部２２
０から入力されるバイアス電圧とを差動増幅し電流を発
生させる。この場合、それらＲ，Ｇ，Ｂ電流セルマトリ
ックス１６０，１７０，１８０から電流の発生する過程
においては、図３に示したように、差動増幅器を構成す
るＮＭＯＳトランジスタＭ１１，Ｍ１２のゲートにデジ
タルデータＤとバイアス部２２０から入力されるバイア
ス電圧ＶＢ１とが各々印加されると、ＮＭＯＳトランジ
スタＭ１１，Ｍ１２でそれら２つの信号により差動増幅
された電流がＮＭＯＳトランジスタＭ１３，Ｍ１６を各
々通って流れる。このときＮＭＯＳトランジスタＭ１６
に流れる電流値はＩ０はバイアス部２２０から該ＮＭＯ
ＳトランジスタＭ１６のゲートに印加するバイアス電圧
ＶＢ２により制御され、次式（１）により表示される。
【００１８】Ｉ０＝（μεＷ／２ｔｏｘＬ）×（ＶＢ２
−ＶT ）2 ×（１＋λＶDS）…（１） 式中、μは移動度（mobility），εは誘電率（dielectr
ic constant ），Ｗはゲート酸化膜（oxide ）の幅、Ｌ
はゲート酸化膜の長さ、ｔｏｘはゲートｏｘｉｄｅの厚
さ、ＶT はしきい電圧、λは半導体パラメータ、ＶDSは
ドレイン−ソース間の電圧を各々示す。
【００１９】そして、使用者がスクリーン保護（screen
protection ）またはミュート（mute）などの機能を選
択すると、電流セルマトリックスのパワーがダウン（do
wn）してスリッピング信号ＳＬＰがハイ（Ｈ）になる。
次いで、該ハイのスリッピング信号がＮＭＯＳトランジ
スタＭ１４，Ｍ１５のゲートに各々印加し、それらＮＭ
ＯＳトランジスタＭ１４，Ｍ１５はターンオンされる。
かつ、インバータＩでロー（Ｌ）に反転されたスリッピ
ング信号ＳＬＰがＮＭＯＳトランジスタＭ１３のゲート
に印加されるので、該ＮＭＯＳトランジスタＭ１３はタ
ーンオフされる。したがって、前記デジタルデータＤお
よびバイアス電圧ＶＢ１がＮＭＯＳトランジスタＭ１
４，Ｍ１５を通って各々流れるので、ＮＭＯＳトランジ
スタＭ１６を通って流れる電流Ｉ０の経路は遮断され、
０になる。また、使用者がスクリーン保護またはミュー
トなどの機能を選択しないと、スリッピング信号ＳＬＰ
はローになり、前記ＮＭＯＳトランジスタＭ１４，Ｍ１
５はオフになる。次いで、前記ＮＭＯＳトランジスタＭ
１１，Ｍ１２では各々ゲートに印加されたデジタルデー
タＤとバイアス電圧ＶＢ１とを差動増幅する。次いで、
インバータＩでハイに反転された前記スリッピング信号
ＳＬＰがＮＭＯＳトランジスタＭ１３のゲートに印加さ
れると、該ＮＭＯＳトランジスタＭ１３はターンオンさ
れ、電流の経路が形成される。したがって、バイアス電
圧ＶＢ２によりＮＭＯＳトランジスタＭ１６がターンオ
ンされると、上式（１）に示した電流が発生される。一
方、前記下位Ｒ，Ｇ，Ｂ電流セルマトリックス１９０，
２００，２１０および前記Ｒ，Ｇ，Ｂ電流セルマトリッ
クス１６０，１７０，１８０の各電流セルは、各々同様
な構成および作用を有するようになっている。
【００２０】この場合、前記電流セルにおいては、共通
成分信号に対する出力信号比の共通成分除去比（common
mode rejection ratio ）が従来電流セルよりも改善さ
れ、入力されるデジタルデータがＮビットの場合、電流
セルの個数は各チャネルあたり２N-1 になる。すなわ
ち、入力されるデジタルデータが８ビットであると、電
流セルは２５５個画形成される。そして、通常それら２
５５個の電流セルの物理的特性を製造過程で完全に満足
させ、シリコンの表面に流れる電流の偏差を最大に減ら
すため、本発明においては、図４に示したように、Ｘ
軸，Ｙ軸の原点を基準に４個の電流セルｕ１を相互対称
して配置させて電流セルユニットｕ２を形成し、該電流
セルユニットｕ２で電流の流れと信号伝達とを４つの方
向に発生させている。したがって、２５５個の電流セル
が作動しても、従来電流セルマトリックスにように、工
程偏差によるエラーの累積が除去され、入力信号が００
→ＦＦ→００に変換するとき発生する大電流（large cu
rrent ）の流れが４方向に均等に分割されるので、セッ
トリング時間（settling time ）が顕著に改善される。
かつ、各電流セルをレイアウトするとき、最上端と最下
端とにグラウンドおよび電流セルの出力端を位置させ、
すべての電流セルを４方向に配置する電流セルの補償配
置を行なって、チップのサイズを従来よりも半分（５０
％）程度に縮小させ、工程偏差を一層減らして、高速に
作動する場合も良好な直線性（linearity）特性を得る
ようになっている。
【００２１】
【発明の効果】以上説明したように、本発明に係るビデ
オデジタル／アナログ変換器においては、アナログ部分
とデジタル部分とを分離し、各チャネルの電流セルを１
つのウェル内に配置して隣接チャネル間のデータ漏話を
防止し、電流セルを４方向に配置して工程偏差のエラー
を防止し、電流セルを補償配置してチップサイズを小型
化し、スクリーンプロテクション（screen protection
）またはミュート（mute）などによりパワーダウン（p
ower down）をするときスリッピング信号を利用し信号
の入出力を遮断し得るようになっているためチップのサ
イズを小型化し、消耗電流の省力化を図り得るという効
果がある。
【図面の簡単な説明】
【図１】本発明に係るビデオデジタル／アナログ変換器
のレイアウトを示した図面である。
【図２】本発明に係る電流セルマトリックスのパックを
示した断面図である。
【図３】本発明に係る電流セルの回路図である。
【図４】本発明に係る電流セルマトリックスのレイアウ
トを示した図面である。
【図５】従来のビデオデジタル／アナログ変換器のレイ
アウトを示した図面である。
【図６】従来の電流セルマトリックスのパックを示した
断面図である。
【図７】従来の電流セルの回路図である。
【図８】従来の電流セルマトリックスのレイアウトを示
した図面である。
【符号の説明】
１００ Ｒデコーダ群 １１０ Ｇデコーダ群 １２０ Ｂデコーダ群 １３０〜１５０ データバス １６０〜１８０ Ｒ，Ｇ，Ｂ電流セルマトリックス １９０〜２１０ 下位Ｒ，Ｇ，Ｂ電流セルマトリックス ２２０ バイアス部 ２３０ チャネルストッパ なお同一符号は同一部分または相当部分を示す。
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H03M 1/74

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 Ｒ，Ｇ，Ｂカラーチャネルのデジタルデ
    ータをそれぞれデコーディングするＲデコーダ群、Ｇデ
    コーダ群およびＢデコーダ群と、前記Ｒデコーダ群、前
    記Ｇデコーダ群および前記Ｂデコーダ群によりデコーデ
    ィングされたＲ，Ｇ，Ｂデジタルデータをそれぞれ伝達
    する複数のデータバスと、それぞれ独立的に１つの基板
    上にレイアウトされた１つのチャネルで構成され、前記
    複数のデータバスを経て入力されたＲ，Ｇ，Ｂデジタル
    データにより電流を発生するＲ，Ｇ，Ｂ電流セルマトリ
    ックスおよび下位のＲ，Ｇ，Ｂ電流セルマトリックス
    と、前記Ｒ，Ｇ，Ｂ電流セルマトリックスおよび下位の
    Ｒ，Ｇ，Ｂ電流セルマトリックスにそれぞれバイアス電
    圧を供給するバイアス部とを備えた半導体集積回路にお
    いて、 デジタルブロックである、前記Ｒデコーダ群、前記Ｇデ
    コーダ群および前記Ｂデコーダ群から最も近い部分に、
    デジタルノイズの影響が少ない前記Ｒ，Ｇ，Ｂ電流セル
    マトリックスを配置し、 前記Ｒ，Ｇ，Ｂ電流セルマトリックスの上側部に前記下
    位のＲ，Ｇ，Ｂ電流セルマトリックスを配置し、 前記Ｒデコーダ群、前記Ｇデコーダ群および前記Ｂデコ
    ーダ群から最も遠い部分には、デジタルノイズに一番敏
    感な前記バイアス部を配置し、 前記Ｒ，Ｇ，Ｂ電流セルマトリックスは、４個の電流セ
    ルが１つの電流セルユニットを形成し、 前記電流セルユニットは、 ２行２列の行列状に配置される４個の電流セルを含み、
    前記４個の電流セルの各々は、 行方向および列方向のいずれの中心軸について対向する
    電流セルとも、鏡像関係を有するように配置されること
    を特徴とする、ビデオデジタル／アナログ変換器。
  2. 【請求項２】 前記Ｒ，Ｇ，Ｂ電流セルマトリックス
    は、複数個の電流セルにより構成され、それら電流セル
    は、Ｒ，Ｇ，Ｂカラーチャネルのデジタルデータと第１
    バイアス電圧とが各々ゲートに印加され、ドレインは出
    力端子に接続され、ソースは互いに共通接続された第
    １、第２ＮＭＯＳトランジスタと、 それら第１、第２ＮＭＯＳトランジスタのゲートにドレ
    インが各々接続され、ソースは各々接地され、ゲートに
    は使用者の選択したスリッピング信号が各々印加される
    第４、第５ＮＭＯＳトランジスタと、 前記第１、第２ＮＭＯＳトランジスタのソース共通接続
    点にドレインが連結され、ゲートにはスリッピング信号
    が反転して印加され、ソースは後述する第６ＮＭＯＳト
    ランジスタのドレインに接続される第３ＮＭＯＳトラン
    ジスタと、 前記第３ＮＭＯＳトランジスタのソースにドレインが接
    続され、ソースは接地され、ゲートには第２バイアス電
    圧が印加される第６ＮＭＯＳトランジスタとを備える、
    請求項１記載のビデオデジタル／アナログ変換器。
  3. 【請求項３】 前記各電流セルは、 一方側に出力端を、他方側に接地端を有し、 前記４個の電流セルは、 前記行方向および列方向のいずれかの中心軸側に、前記
    出力端および接地端のいずれかが共通に向かうように配
    置される、請求項１記載のビデオデジタル／アナログ変
    換器。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5838271A (en) * 1997-01-31 1998-11-17 Lg Semicon Co., Ltd. Digital to analog converter and bias circuit therefor for providing weighed currents
US6100833A (en) * 1993-11-05 2000-08-08 Lg Semicon Co., Ltd. Digital to analog converter and bias circuit therefor
US5844515A (en) * 1994-11-04 1998-12-01 Lg Semicon Co., Ltd Digital to analog converter and bias circuit therefor
DE19746950C2 (de) * 1997-01-31 2003-11-06 Lg Semicon Co Ltd Digital-Analog-Umsetzer
US6337644B1 (en) 1998-06-25 2002-01-08 Seiko Epson Corporation Constant-current generation circuit, digital/analog conversion circuit, and image processor
EP1465348B1 (en) * 2003-03-31 2007-04-11 AMI Semiconductor Belgium BVBA Current DAC with a two-dimensional matrix decoder

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56153832A (en) * 1980-04-30 1981-11-28 Nec Corp Digital to analog converter
JPS60117290A (ja) * 1983-11-29 1985-06-24 日本電気株式会社 カラ−ｃｒｔディスプレイ装置
JPS6140469A (ja) * 1984-07-31 1986-02-26 Kobe Steel Ltd 往復動ポンプの制御装置
JPH01135124A (ja) * 1987-11-20 1989-05-26 Fujitsu Ltd 半導体集積回路
JPH0430470A (ja) * 1990-05-25 1992-02-03 Nec Corp 半導体集積回路
US5017919A (en) * 1990-06-06 1991-05-21 Western Digital Corporation Digital-to-analog converter with bit weight segmented arrays
US5410311A (en) * 1993-07-29 1995-04-25 Pixel Semiconductor, Inc. Voltage reference and current source for video DAC

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