CN101299610A

CN101299610A - 一种10位电流舵结构的高速数模转换器

Info

Publication number: CN101299610A
Application number: CNA2008100315044A
Authority: CN
Inventors: 何怡刚; 黄姣英; 张松华
Original assignee: Hunan University
Current assignee: Hunan University
Priority date: 2008-06-16
Filing date: 2008-06-16
Publication date: 2008-11-05
Anticipated expiration: 2028-06-16
Also published as: CN101299610B

Abstract

本发明涉及一种10位电流舵结构的高速数模转换器，包括：时钟缓存器、锁存输入信号的数字输入锁存器，其输出端分别输出最高3位、次高3位以及最低4位；对最高3位译码的列译码器；对次高三位译码的行译码器；4LSB电流开关单元；64电流开关矩阵，响应于以上译码器的输出，把其电流输出与4LSB电流开关单元的输出叠加后输出到互补电流输出级；电流经电流到电压转换模块后，以差分电压模式输出。

Description

一种10位电流舵结构的高速数模转换器

技术领域

本发明涉及一种数模转换器，特别涉及一种10位电流舵结构的高速数模转换器。

背景技术

数模转换器(以下简称DAC)是模拟集成电路设计领域的一个重要课题。传统的电流舵结构的DAC，需要精密电流源群的配合才能达到较高的精度。同时，由于CMOS结构逻辑电路的高噪声，对电流转换开关造成的不应有的噪声和毛刺。DAC是典型的模拟集成电路，但随着数字信号处理器(DSP)功能的增强和速度的提高，利用与DSP相同的数字集成电路加工工艺，将DAC和DSP集成在同一个芯片上，不仅可以降低成本，并且提高了系统的性能。

图1为现有技术实现DAC的原理图。包括4个部分：电流源偏置产生电路、输入数字解码电路、电流到电压转换电路和若干个分段的电流源矩阵及开关矩阵构成。电流源偏置产生电路产生偏置电压或电流，此偏置使得矩阵内部的电流源单元之间的电流大小相同，而不同矩阵之间的电流源单元电流之间的大小与2的K次整数幂成线性关系。其中，整数K为分段矩阵的比特表示。如MSB矩阵的电流源个数为332(31)个，单位电流大小为I，次MSB矩阵的电流源个数为16(15)个，则次MSB矩阵中单元电流源的电流大小为I/16。输入数字解码电路将数字输入解码为温度表模式的数字输出，输出“0”或“1”的个数与输入的2进制数字的数值表示成正比关系。如输入信号的2进制信号为B110，则输出中有4*1+2*1+1*0＝6个“1”及1个“0”数据。分段的电流源矩阵及开关矩阵根据解码的输出，将电流源矩阵中的每一个单元的电流导入节点P或者节点N，对应于解码输出为“1”的开关将电流源单元的电流导入节点P而对应于解码输出为“0”的开关，将电流源单元的电流导入节点N。电流到电压转换电路将节点P和节点N收集的电流转换成电压输出。

以上电路结构的主要缺点为：

需要特殊的集成电路工艺。数字信号的速度快，需要快速的工艺支撑；同时，电流舵结构中电流源单元要精密匹配，则需要高精度性能的工艺。

需要添加延迟单元保证数字解码电路中各个支路间延迟的一致性。

需要将电流源矩阵中的单元匹配利用物理位置和特殊的电路结构实现

由于以上原因，导致内部含有高速高精度DAC转换器的芯片成品率低而价格高，性能随着时间而变化导致系统的不稳定等。因此，必须提高芯片成品率，降低芯片成本及提高芯片性能的稳定性。

发明内容

为了解决现有数模转换器存在的上述技术问题，本发明提供一种精度高的10位电流舵结构的高速数模转换器。

本发明解决上述技术问题的技术方案包括：

输入信号锁存器，所述锁存器具有三个输出端分别输出输入信号的最高的3位、次高的3位以及最低的四位；

列译码器，用于对输入信号的高3位进行译码；

行译码器，用于对输入信号的次高3位进行译码；

时钟缓冲器，所述时钟缓冲器的输出分别控制列译码器、行译码器和64个电流开关矩阵；

4LSB电流开关单元，其电流输出直接由输入信号的最低4位控制；

64个电流开关矩阵，由64个电流开关单元构成，响应于所述行译码器、列译码器、时钟缓冲器对所述电流开关矩阵的电流输出选择，将其电流输出与4LSB电流开关单元的输出叠加后形成两个互补电流输出；

电流-电压转换器，用于将64个电流开关矩阵电流输出与4LSB电流开关单元输出的两个互补电流输出转换成互补电压输出。

本发明的技术效果在于：1)本发明采用电压互补式输出，可以抑制电源噪声、时钟直通、偶次谐波失真，这种电压输出结构的抗干扰能力强。2)本发明采用“6+4”分段式结构，即高6位采用温度计码结构，低4位采用二进制加权结构，这种分段式结构可节省芯片面积。3)本发明设计的层次式对称开关序列不但能消除梯度误差，还能消除由芯片内部温度不一致导致热分布不均引起的对称误差。

下面结合附图对本发明作进一步的说明。

附图说明

图1为现有的电流舵结构的高速DAC示意图。

图2为本发明的10位电流舵结构的高速DAC结构示意图。

图3为64个单位电流源的开关序列。

图4为采用不要开关策略的INL仿真结果。

图5为依据本发明的数模转换器中电流开关单元的电路图。

图6为图5所示电流开关单元中的延迟单元对电路响应的比较示意图。

图7为依据本发明的数模转换器中电流-电压转换电路的示意图。

具体实施方式

本发明采用“6+4”分段式结构，即高6位采用温度计码结构，低4位采用二进制加权结构。

图2是本发明的10位电流舵结构的高速DAC结构示意图。本发明的DAC主要包括以下几个模块：数字输入锁存器100、时钟缓冲器101、行译码器102a、列译码器102b、64电流开关矩阵103、4LSB电流开关单元104、电流-电压转换器105。在图2中，设有数字数据输入和时钟信号输入，Iop和Ion为互补的电流输出端，VOP和VON为互补的电压输出端。

数字数据被划为3段进行译码。最高的3MSB和次高的3MSB分别进行列译码和行译码。行列译码器102a和102b的输入分别为3位，输出分别别8位。它们所控制的电流开关单元的个数为64个。

如上所述，最低的4LSB在一般情况下不需要进行译码操作。4LSB电流开关单元可以直接控制8，4，2，1加权矩阵，从而得到与其数据相对应的模拟信号输出。

电流开关矩阵的输出为电流。在Iop和Ion端口，输出的电流被收集在一起，从而使得输出的电流与输入的数据相对应。Iop与数据中的1(加权)相对应；Ion与数据汇总的0(加权)相对应。

电流在相应的输出端口，被转换成电压。即，VOP的输出与Iop相对应，与数据中的1(加权)成比例，VON的输出与Ion相对应，与数据中的0(加权)成比例。

以下将参考图3、图4进一步描述依据本发明的DAC中的电流策略。

在单位电流源矩阵设计中，各单位电流源的输出应完全一致，然而，这些电流源单元的实际输出并不是完全一致的，这是由于：(1)版图布局的不匹配；(2)芯片内部温度不一致导致热分布不均；(3)电源电压加到各单位电流源单元压降不一致；(4)工艺偏差。以上4种非线性因素给DAC引入了梯度误差(也称分级误差)、对称误差和随机误差。单位电流源矩阵中的最终误差分布常由以上的误差叠加决定。传统对称开关技术仅能较好的消除由电源电压加到各单位电流源单元压降不一致而导致的梯度误差。本发明设计的层次式对称开关序列不但能消除梯度误差，还能消除由芯片内部温度不一致导致热分布不均引起的对称误差。图4为采用不同开关策略的INL仿真结果，在图4中，(a)为采用1-D传统对称开关序列的仿真结果，(b)为采用1-D层次对称开关序列的仿真结果，(c)为采用2-D层次对称开关序列的仿真结果，(d)则本发明采用的开关序列的仿真结果。结果表明，采用新型的开关策略的效果最好，有利于提高DAC的INL、DNL性能。

以下将参考图5和图6进一步描述依据本发明的DAC中的电流开关。

在DAC中，电流开关主要用于提供内部开关单元的偏置电流，及电流的基本单位。这部分由精度匹配的电流镜群构成。匹配精度达到60dB。内部电流开关单元矩阵服从正态分布，99％的单元在设计指标内，通过仿真达到了很好的效果。

图5是此电流开关的示意图。在图5中，开关由两个NMOS晶体管构成，Iunit单元来自正态分布矩阵，延迟单元可以降低开关信号在转换过程中的噪声。当SW＝‘1’时，outP＝Iunit，outN＝0；当SW＝‘0’时，outP＝0，outN＝Iunit。

在图5中，延迟单元的接入可以有效地防止两个NMOS开关在低电平交叉点的电流走向控制，其作用如图6所示，图6是图5所示延迟单元对电路响应的比较示意图。在图6中可以看到，电路走向控制信号P在从低到高的转换过程中，伴随着控制信号N从高到低的转换过程。在无延迟单元的情况下，两个控制电平的转换点较低，从而造成电路的走向变化很快，如果控制信号的控制范围为64电流开关矩阵的同时导通或关断，则会造成较大的电流尖峰凸起，影响系统的动态响应性能。

在接入延迟单元后，电流走向转换点明显得到提高，从而有效地抑制了电流尖峰的凸起效应。

以上说明了控制信号P从低到高的转换过程，对控制信号N从高到低的转换过程，即电流走向从outP到outN转换时，同样适用。

以下对本发明DAC中的行列译码器102a和102b进行描述。这里，行译码器和列译码器采用相同的结构。下面将以列译码器为例，进行描述。

列译码器采用3-8译码电路及逻辑单元。下表I为该电路的单元真值表。

表I

在表I中，IN2、IN1和IN0为3个数字输入端口，OUT0、OUT1、OUT2、OUT3、OUT4、OUT5、OUT6、OUT7为8个数字输出端口。在实际的电路中，含有使能信号enable，当enable＝0时，模块的输出全部为0，当enable＝1时，模块处于正常工作状态。

以下参考图7来描述本发明DAC的电流-电压转换器105。

图7是电流-电压转换器的电路图。在图7中，Idc为进行直流偏置而加入的电流源，IinP和IinN为互补电流输入。同时，在节点IinP，IinN可以得到电压输出。

V(IinP)＝R_loadP*(Idc+IinP) (1)

V(Iinn)＝R_loadN*(Idc+IinN) (2)

在DAC的设计中，关心的是线性及数据转换率，因此，电阻负载的关键是两个电阻的匹配，要选择性能好的电阻，如多晶硅电阻，并且，要对电阻利用激光等手段进行微调。

以上对电流到电压转换电路的分析也是在理想状态下进行的。在实际设计中，由于匹配等因素，可能会导致与理想状态存在偏差。同时，在红色及及应用中，关心的是两个互补输出端的电压差。

V_inP-V_inN＝R_loadP*(I_dc+I_inP)-R_loadN*(I_dc+I_inN) (3)

由于直流偏置电流Idc的偏差只能导致直流电压的偏差，在后级电流中可以利用隔直电容等措施消除直流偏差的影响，同时，在本级电路中，直流偏差只会导致直流工作点的些微偏离，适当设计电路的动态范围，可以消除或有效的减弱工作点偏移引起的交流信号的变化。

高精密度的电流源群一直是设计的重点，10位的精度要求电流源群的误差在0.01％，按照目前的集成电路设计及加工的匹配，只能达到0.1％-0.5％，在改进设计中，充分考虑了工艺及器件引入的误差，包括器件尺寸匹配，OFFSET的影响，沟道长度调制效应，稳定性分析，输出的响应速度等。由于集成电路的成品率是一个概率的分布，精密电流源群也是一样。在精密电流源群的设计中，引入了正态分布的概念，对精密电流源群进行设计优化。在优化过程中，对数据输入的最高MSB，利用至少128个电流源群进行误差调整，精度调整到0.01％，对此MSB，利用64个电流源群进行误差调整，精度调整到0.02％，对再次的MSB，MSB，利用32个电流源群进行误差调整，精度调整到0.04％...在设计及优化完成后，利用HSPICE进行仿真，验证了优化方案是可行的，99％的仿真结果落在设定的误差范围内，从而可以有效地保证成品率。

在原有的设计中，电流开关单元由于COMS电路的高噪声及高的瞬时开关电流，电流在电流舵中转换时有较大的尖峰，尤其在MSB的电流舵中，信号变换导致电流的转移时更加严重，从而使得动态响应的性能降低。在本发明的电路中，加入了恒流源偏置，提高了电路的响应速度和动态性能。

在布线布局中，将开关单元按照行列的编排进行任意化定位的方案不能够解决在集成电路制造过程中带来的随机分布偏差的影响。在本发明中，利用层次对称的开关策略，对开关电流单元进行布局，大大提高了系统的INL和DNL性能。

在电流开关单元电路中，针对CMOS电路高低电平转换点低的特点，在控制电路中加入延迟单元，在使得电平转换点获得提高的同时，有效地降低了在MSB的电流转换中电流的尖峰。

在本发明的电路中，利用集成电路制造中器件匹配性能好而绝对性能差的特点，对电路的工作点进行优化，使得电路的平衡输出与温度，制造过程中的随机偏差等的相关性得到降低，性能改善约30％。

Claims

1、一种10位电流舵结构的数模转换器，其特征在于，包括：

列译码器，用于对输入信号的高3位进行译码；

行译码器，用于对输入信号的次高3位进行译码；

2、根据权利要求1所述的10位电流舵结构的数模转换器，其特征在于所述行译码器为3-8译码器。

3、根据权利要求1所述的10位电流舵结构的数模转换器，其特征在于：所述列译码器为3-8译码器。

4、根据权利要求1所述的10位电流舵结构的数模转换器，其特征在于：所述电流开关矩阵中的每个电流开关单元包括延迟装置。

5、根据权利要求1所述的10位电流舵结构的数模转换器，其特征在于：所述数模转换器的64个电流开关矩阵采用层次对称的开关策略结构。