KR960002766B1 - 반도체장치용 테이프케리어 및 그 제조방법 - Google Patents

반도체장치용 테이프케리어 및 그 제조방법 Download PDF

Info

Publication number
KR960002766B1
KR960002766B1 KR1019920013599A KR920013599A KR960002766B1 KR 960002766 B1 KR960002766 B1 KR 960002766B1 KR 1019920013599 A KR1019920013599 A KR 1019920013599A KR 920013599 A KR920013599 A KR 920013599A KR 960002766 B1 KR960002766 B1 KR 960002766B1
Authority
KR
South Korea
Prior art keywords
tape carrier
conductor
tape
electrode
conductor layer
Prior art date
Application number
KR1019920013599A
Other languages
English (en)
Other versions
KR930003297A (ko
Inventor
신 나카오
Original Assignee
미쓰비시덴키가부시키가이샤
시키모리야
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 미쓰비시덴키가부시키가이샤, 시키모리야 filed Critical 미쓰비시덴키가부시키가이샤
Publication of KR930003297A publication Critical patent/KR930003297A/ko
Application granted granted Critical
Publication of KR960002766B1 publication Critical patent/KR960002766B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49572—Lead-frames or other flat leads consisting of thin flexible metallic tape with or without a film carrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/24—Structurally defined web or sheet [e.g., overall dimension, etc.]
    • Y10T428/24802—Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.]
    • Y10T428/24917—Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.] including metal layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Wire Bonding (AREA)

Abstract

내용 없음.

Description

반도체장치용 테이프케리어 및 그 제조방법
제1도는 이 발명의 한 실시예에 의한 테이프케리어의 측면단면도.
제2도는 제1도의 테이프케리어를 제조할 때 사용하는 평판상(狀) 기판의 측면단면도.
제3도는 제2도의 평판상기판상에 테스트용 전극 및 절연층이 형성된 상태를 표시하는 측면단면도.
제4도는 제3도의 평판상기판에 펄퍼레이션(Perforation(孔)공 및 디바이스공이 형성된 상태를 표시하는 측면단면도.
제5도는 제4도의 평판상기판에 다시 도체층이 형성된 상태를 표시하는 측면단면도.
제6도는 제5도의 평판상기판상에 형성된 도체층의 소정부분이 제거된 상태를 표시하는 측면단면도.
제7도는 제6도의 평판상기판상에 다시 절연층이 형성된 상태를 표시하는 측면단면도.
제8도는 제7도의 평판상기판상에 다시 도체층이 형성된 상태를 표시하는 측면단면도.
제9도는 제8도의 평판상기판상에 다시 도체층이 형성된 상태를 표시하는 측면단면도.
제10도는 제9도의 평판상기판상에 다시 절연층이 형성된 상태를 표시하는 측면단면도.
제11도는 종래의 테이프케리어를 표시하는 사시도.
제12도는 제11도에 표시한 테이프케리어의 측면단면도.
제13도는 제12도에 표시한 테이프케리어를 제조할때에 사용하는 테이프기재의 측면단면도.
제14도는 제13도에 테이프기재상에 접착제를 도포한 상태를 표시하는 측면단면도.
제15도는 제14도에 테이프기재에 펄퍼레이션공 및 디바이스공이 형성된 상태를 표시하는 측면단면도.
제16도는 제15도에 테이프기재상에 금속박이 설치된 상태를 표시하는 측면단면도.
제17도는 제16도에 테이프기재상에 형성된 금속박으로부터 인너리드 및 테스트용 전극이 형성된 상태를 표시하는 측면단면도.
제18도는 종래의 다른 테이프케리어를 제조할 때에 사용하는 테이프기재를 표시하는 측면단면도.
제19도는 제18도의 테이프기재상에 금속박막이 형성된 상태를 표시하는 측면단면도.
제20도는 제19도에 테이프기재에 펄퍼레이션공 및 디바이스공이 형성된 상태를 표시하는 측면단면도.
제21도는 제20도의 테이프기재상의 금속박막상에 레지스트패턴이 형성된 상태를 표시하는 측면단면도.
제22도는 제21도의 테이프기재상에 다시 금속박막이 형성된 상태를 표시하는 측면단면도.
제23도는 제22도의 테이프기재상의 레지스트패턴이 제거된 상태를 표시하는 측면단면도.
* 도면의 주요부분에 대한 부호의 설명
2 : 펄퍼레이션공(孔) 3 : 디바이스공(孔)
5 : 테스트용전극 10a : 제1의 절연층
10b : 제2의 절연층 10c : 제3의 절연층
10d : 제4의 절연층 11a : 제1의 도체층
11b : 제2의 도체층 11c : 제3의 도체층
12a : 제1의 컨택트공 12b : 제2의 컨택트공
12c : 제3의 컨택트공 12d : 제4의 컨택트공
13 : 돌기전극 20 : 평판상기판
21 : 박리제
이 발명은, 반도체 장치에 있어서의 테이프케리어 및 그 제조방법, 특히 T.A.B(Tape Automated Bonding) 방식에 의해 형성되는 테이프케리어 및 그 제조방법에 관한 것이다.
제11도는, 종래의 반도체장치용의 테이프케리어를 표시하는 사시도이고, 제12도는 측면단면도이다. 이들 도면에서 테이프케리어의 테이프기재(1)는 두께 75㎛~125㎛ 정도의 예를들면 폴리아미드수지 등으로 되어 있다.
이 테이프기재(1)에는, 도시하지 않은 반도체소자(반도체디바이스)를 적치하기 위한 개공부인 디바이스공(3), 및 테이프케리어를 운송하기 위한 위치결정공인 펄퍼레이션(Perforation)공(2)이 형성되어 있다.
디바이스공(3)에는, 반도체소자의 전극과 접속되는 인너리드(및 배선)(4)가 돌출해 있고, 이 인너리드(4)는 반도체소자의 테스트를 하는 테스트용전극(5)에 접속되어 있다. 인너리드(4)나 인터리드용전극(5)은, Cu 등의 재료로 되어 있고, 그 표면에는 Sn이나 Ni/Au 등에 의해 도금처리가 되어 있고, 접착제(6)에 의해 테이프기재(1)에 접착되어 있다.
종래의 테이프케리어는 상술한 바와같이 구성되고, 제11도 및 제12도에 표시한 것과 같은 테이프케리어는, 제13도~제16도에 표시한 바와같이 해서 제조된다. 우선, 제13도에 표시한 바와같은 테이프기재(1)에, 제14도에 표시하는 바와같이 접착제(6)를 도포한다. 다음에, 도시하지 않은 금형 등에 의한 펀칭에 의해 제15도와 같이 디바이스공(3)이나 펄퍼레이션공(2)을 개공(開孔)한다. 또, Cu 등으로 되는 금속박(7)을 제16도와 같이 부쳐서, 제12도에 표시하는 바와같이, 사진제판, 에칭 등에 의해 금속박(7)으로부터 인너리드(4)나 테스트용 전극(5)을 형성한다. 최후에 인너리드(4)표면에 Sn이나 Ni/Au 등의 도금처리를 해서, 테이프케리어의 제조를 완료한다.
제17도에 표시하는 테이프케리어도 기본적으로는 제12도에 표시한 것과 같은 구성이나, 이 테이프케리어는 인너리드(4) 등이 접착제(6)를 거치지 않고, 직접 테이프기재(1)에 접착된 것이다. 제17도에 표시하는 테이프케리어의 제조방법은 제18도~제23도에 따라 설명한다. 우선, 제18도에 표시하는 바와같은 테이프기재(1)상에, 제19도와 같이 스퍼터링(Sputtering) 등에 의해 Cu 등이 금속박막(7a)을 형성한다. 다음에, 제20도에 표시하는 바와같이, 사진제판, 에칭 등에 의해, 디바이스공(3)이나, 펄퍼레이션공(2)을 개구한다. 계속해서 인너리드(4)를 설치하는 장소이외의 장소에, 제21도에 표시하는 바와같이 포토레지스트패턴(8)을 형성하고, 제22도와 같이 전해 도금등의 방법에 의해 Cu 등의 금속박막(7b)을 20㎛~30㎛ 정도 성장시킨다.
그후, 제23도와 같이 포토레지스트패턴(8)을 제거하고, 여분의 박막부분(9)을 에칭제거해서, 제17도에 표시하는 테이프케리어를 얻는다.
최후에 인터리드(4)표면에 Sn이나 Ni/Au 등의 도금처리를 하고, 테이프케리어의 제조를 완료한다.
상술한 바와같은 테이프케리어에서는, 반도체 소자의 다핀화, 고속화에 따라, 테이프케리어도 점점미세화의 요구가 강해질 뿐 아니라, 배선의 인덕턴스를 저감시키기 위해, 테이프케리어의 다층화의 요구도 있다.
그러나, 종래의 테이프케리어는, 이상과 같이 구성되어 있고, 주로 다음과 같은 이유로 미세화, 다층화의 요구를 측정시키기가 곤란하였다.
즉 제12도에 표시한 테이프케리어의 경우에는, 테이프기재(1)의 개공을 에칭에 의해 할수가 없으므로, 100㎛ψ이하 등의 미세한 개공을 할 수가 없다. 또 다층화에 대해서도, 테이프기재(1)의 이면에 도체패턴을 형성함으로써 2층의 테이프케리어를 제조할 수는 있어도 3층 이상의 테이프케리어는 제조가 곤란했었다. 다시 두께 ㎛~30㎛ 정도의 두께의 Cu 등의 금속박을 에칭해야 하며, 선폭이 예를들면 20㎛~30㎛ 정도의 에칭을 하는 것도 곤란하고, 패턴의 미세화에 대해서도 문제가 있었다.
또, 제17도에 표시한 테이프케리어의 경우, 미세패턴이 되었을 때, 포토레지스트와 바닥금속층과의 밀창성이 나쁘고, 바닥금속층이 박리된다는 문제점이 있었다. 특히, 테이프기재(1)를 애칭하기 때문에, 바닥금속층의 두께가 ㎛~75㎛ 정도로 얇고 기계적 강도가 약하기 때문에 운송중에 박리하는 문제가 있었다. 또, 구조상 2층화는 가능하나, 역시 미세한 개공을 형성하기 위해서는 테이프 기재의 두께가 두껍고, 3층이상의 다층화는 곤란했었다.
이 발명은 이와같은 문제점을 해결하기 위해 된 것으로, 선폭이 예를 들어 20㎛~30㎛ 이하, 선간격이 예를들면, 100㎛~20㎛ 이하의 미세패턴의 형성이 가능하고, 또 3층 이상의 도체층을 갖고, 절연츠의 개공도 예를들면 10㎛~20㎛ 이하의 미세한 것이 작성가능한 반도체장치용 테이프케리어 및 그 제조 방법을 얻는 것을 목적으로 한다.
이 발명의 청구항 1에 관한 반도체장치용 테이프케리어는 복수의 도체층 및 절연층을 패턴형성에 의해 교호로 적층하고, 상기 도체층에 도체패턴에 의해 전기적으로 접속되어서 형성된 테스트용 전극 및 접속부를 구비한 것이다.
또, 이 발명의 청구항 2에 관한 반도체장치용 테이프케리어의 제조방법은, 유리 등의 평판상기판에 박리제를 도포하고, 그위에 복수층의 두체층, 절연층을 패터닝해서, 테이프케리어를 형성하고, 그 후 박리제를 제거함으로써, 상기 테이프케리어를 상기 기판으로부터 박리하는 것이다.
이 발명에서는, 테이프기재를 사용하지 않고 패턴형성한 절연층 및 도체층 자체를 테이프케리어로 함으로 절연층이나 도체층을 박막화해도 운송상의 문제는 없고, 미세패턴의 형성이 가능하다.
또, 절연층의 개공크기도 100㎛ψ이하등의 미세화가 가능해진다.
[실시예]
제1도는, 이 발명의 한 실싱예에 의한 테이프케리어를 표시하는 측면단면도이다. 또, 각 도면중, 동일부호는 동일 또는 상당부분을 표시하고 있다.
도면에서 테이프케리어에는, 반도체소자(도시않음)의 전극과 접속되는 접속부 예를들면, 돌기전극(13)이 설치되어 있고, 이 돌기전극(13)에 전기적으로 접속되는 3층의 도체층(11a)~(11c)가 형성되어 있다.
이들 도체층(11a)~(11c)에는, 각 도체층(11a)~(11c)을 전기적으로 접속하는 컨택트공(12a)~(12c)과 각 도체층(11a)~(11c)을 전기적으로 분리하는 4층의 절연층(10a)~(10c)이 형성되어 있다.
또, 테스트용전극(5)은, 컨택트공(12d)을 통해 도체층(11a)에 전기적으로 접속되어 있다.
또, 컨택트공(12a)~(12d)에는 각각 도체층(도체패턴)이 형성되어 있으나, 이들 도체층을 단순히 컨택트공(12a)~(12d)으로 한다. 또 종래의 테이프캐리어와 같이 반도체소자를 올려놓기 위한 개공부인 디바이스공(3), 테이프캐리어를 운송하기 위한 위치 결정공인 펄퍼레이션공(2)이 형성되고 있다.
상술한 바와같이 구성한 테이프케리어는, 제2도~제10도에 표시하는 바와같이 해서 제조된다. 우선 제2도에 표시하는 바와같이 유리등의 투명한 평판기판(20)의 표면전면에 박리제(21)를 도포한다. 박리제(21)로는, 예를들면 포토레지스트막, 유기(박)막 등이 사용가능하며 이들은 각각 박리액, 용제등에 의해 후의 공정에서 제거된다.
다음에, 제3도에 표시하는 바와같이, 테스트용전극(5)이 되는 도체층을 박리제(21)상에 형성하고, 폴리아미드 등의 제1의 절연층(10a)을 도포한 후, 사진제판에 의해 제4도와 같이 펄퍼레이션공(2) 및 디바이스공(3)을 설치한다. 다음에, 제5도와 같이 제1의 도체층(11a)을 형성한다. 다시, 제6도와 같이 포토에칭으로 제1의 도체층(11a)을 패터닝하고, 다시 제7도와 같이 제2의 절연층(10b)을 패터닝해서 제1의 컨택트공(12a)를 형성한다.
이상과 같은 조작을 반복해, 제8도 및 제9도에 표시하는 바와같이, 제2,제3의 도체층(11b), (11c),제2, 제3의 절연층(10b), (10c), 제2의 컨택트공(12b)을 형성한다.
또, 이상과 같은 방법으로, 제4의 절연층(10d), 제3의 컨택트공(12c) 및 돌기전극(13)을 형성한다. 최후로, 투명한 평판상기판(20)의 이면으로부터 자외선 등을 조사하고, 박리제(21)를 제거해서, 테이프케리어를 평판상기판(20)에서 박리함으로써 제1도에 표시하는 테이프케리어를 얻는다.
이상과 같은 제조방법에서 도체층중에서 패턴이 거치른(폭이 넓은)층을 두어 도체층의 두께를 제어함으로써 테이프케리어의 종합막두께를 예를들면 75~125㎛ 정도로 제어할 수가 있다. 따라서, 테이프케리어의 완성후는, 종래의 테이프케리어의 특징인 프렉시빌리티를 손상시키지 않고, 취급도 길게할 수가 있다.
또, 돌리전극(13)을 설치함으로써, 반도체소자의 전극과의 접합도, 미소피치가 가능해진다.
또, 절연층의 개공치수도, 10㎛ψ이하의 미세화가 가능해 진다.
또, 상술한 실시예에서는, 도체층이 3층인 경우를 설명했으나, 이 방법에 의하면 적층하는 조작을 반복함으로써, 더 많은 다층의 도체층을 형성할 수가 있다.
또, 상술한 실시예에서는, 반도체소자와의 전기적접속부를 돌기전극(13)으로 하였으나, 종래예와 같이 리드형상의 인너리드라도 무방하다.
또, 상술한 실시예에서는, 자외선조사에 의해 투명한 평판상기판(20)을 박리하는 예를 표시했으나, 용제등을 사용해서, 박리해도 되고, 이 경우, 반드시 투명한 기판을 사용할 필요는 없다.
이 발명은 이상 설명한 바와같이 구성되어 있으므로, 아래와 같은 효과를 낸다. 이 발명의 청구항 1에 관한 반도체장치용 테이프케리어는, 패턴형성된 복수의 도체층과 이 도체층에 교호로 복수패턴 형성에 의해 적층된 절연층과, 상기 도체층에 도체패턴으로 전기적으로 접속되어서 형성된 테스트용 전극과, 상기 도체층에 도체패턴으로 전기적으로 접속되어서 형성되어, 반도체소자의 전극과 접속되는 접속부와, 상기 반도체 소자를 올려놓기 위한 개공부를 구비하였으므로, 미세한 패턴을 형성할 수가 있어, 반도체소자의 전극피치의 미세화에 대응할 수가 있고, 도체층을 3층 이상으로 하는 다층화가 가능하게 되므로, 전기적 특성이 향상된다. 또, 절연층도 박막화가 가능해지고 미세한 컨택트공을 개공할 수가 있다는 효과를 나타낸다.
또, 이 발명의 청구항 2에 관한 반도체장치용 테이프케리어의 제조방법은, 평판사의 기판상에 박리제를 바르고, 이 박리제상에 절영층 및 도체층을 사진제판, 에칭 등의 방법으로 반복해서 패턴형성을 함으로써 반도체소자가 올려놓아지는 개공부 반도체소자를 테스트하는 테스트용 전극 및 반도체소자의 전극과 접속되는 접속부를 포함하는 테이프케리어를 형성하고, 계속해 이 테이프케리어를 상기 기판으로부터 박리함으로, 도체층의 막의 두께를 제어함으로써, 기판으로부터 박리한 후의 종합막두께를 제어할 수가 있고, 종래의 테이프케리어와 같이 취급할 수가 있다. 또, 테이프캐리어의 전극상에 미세한 돌기전극을 형성하는 것도 용이하게 되므로, 반도체 소자의 전극과의 접합도 미소 피치화가 가능하다는 효과를 나타낸다.

Claims (2)

  1. 패턴(Pattern)형성된 복수의 도체층과, 이 도체층에 교호로 복수패턴형성에 의해 적층된 절연층과, 상기 도체층에 도체패턴으로 전기적으로 접속되어 형성된 테스트용전극과, 상기 도체층에 도체패턴으로 전기적으로 접속되어 형성되어, 반도체소자의 전극과 접속되는 접속부와, 상기 반도체소자를 올려놓기 위한 개공부를 구비한 반도체장치용 테이프케리어.
  2. 평판상의 기판상에 박리제를 바르고, 이 박리제상에 절연층 및 도체층을 사진제판, 에칭 등에 의해 반복해 패턴 형성함으로써, 반도체소자가 올려놓여지는 개공부, 반도체소자를 테스트하는 테스트용 전극 및 반도체소자의 전극과 접속되는 접속부를 포함하는 테이프캐리어를 형성하고 계속해, 이 테이프캐리어를 상기 기판으로부터 박리하는 것을 특징으로 하는 반도체장치용 테이프캐리어의 제조방법.
KR1019920013599A 1991-07-30 1992-07-29 반도체장치용 테이프케리어 및 그 제조방법 KR960002766B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP91-189863 1991-07-30
JP3189863A JPH0536756A (ja) 1991-07-30 1991-07-30 半導体装置用テープキヤリア及びその製造方法

Publications (2)

Publication Number Publication Date
KR930003297A KR930003297A (ko) 1993-02-24
KR960002766B1 true KR960002766B1 (ko) 1996-02-26

Family

ID=16248442

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019920013599A KR960002766B1 (ko) 1991-07-30 1992-07-29 반도체장치용 테이프케리어 및 그 제조방법

Country Status (4)

Country Link
US (1) US5366794A (ko)
JP (1) JPH0536756A (ko)
KR (1) KR960002766B1 (ko)
DE (1) DE4203114C2 (ko)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2138218C (en) * 1993-12-16 2000-10-10 Shinji Tanaka Process for delaminating organic resin from board and process for manufacturing organic resin multi-layer wiring board
DE19510276C2 (de) * 1995-03-21 2002-11-14 Infineon Technologies Ag Verfahren zur Handhabung von elektronischen Bauelementen
FR2736206B1 (fr) * 1995-06-30 1997-08-08 Commissariat Energie Atomique Procede de realisation d'un substrat d'interconnexion permettant de connecter une puce sur un substrat de reception
US5822856A (en) * 1996-06-28 1998-10-20 International Business Machines Corporation Manufacturing circuit board assemblies having filled vias
US6627998B1 (en) * 2000-07-27 2003-09-30 International Business Machines Corporation Wafer scale thin film package
US7115986B2 (en) 2001-05-02 2006-10-03 Micron Technology, Inc. Flexible ball grid array chip scale packages
SG122743A1 (en) 2001-08-21 2006-06-29 Micron Technology Inc Microelectronic devices and methods of manufacture
SG104293A1 (en) * 2002-01-09 2004-06-21 Micron Technology Inc Elimination of rdl using tape base flip chip on flex for die stacking
SG111935A1 (en) * 2002-03-04 2005-06-29 Micron Technology Inc Interposer configured to reduce the profiles of semiconductor device assemblies and packages including the same and methods
SG121707A1 (en) 2002-03-04 2006-05-26 Micron Technology Inc Method and apparatus for flip-chip packaging providing testing capability
SG115455A1 (en) 2002-03-04 2005-10-28 Micron Technology Inc Methods for assembly and packaging of flip chip configured dice with interposer
US6975035B2 (en) 2002-03-04 2005-12-13 Micron Technology, Inc. Method and apparatus for dielectric filling of flip chip on interposer assembly
SG115456A1 (en) 2002-03-04 2005-10-28 Micron Technology Inc Semiconductor die packages with recessed interconnecting structures and methods for assembling the same
SG115459A1 (en) * 2002-03-04 2005-10-28 Micron Technology Inc Flip chip packaging using recessed interposer terminals
US20040036170A1 (en) 2002-08-20 2004-02-26 Lee Teck Kheng Double bumping of flexible substrate for first and second level interconnects
JP4745007B2 (ja) * 2005-09-29 2011-08-10 三洋電機株式会社 半導体装置及びその製造方法
KR101032368B1 (ko) * 2008-07-30 2011-05-03 주식회사 지닌 촬영 장치를 이용한 다트 게임의 점수 계산 장치 및 방법
CN104937448B (zh) * 2013-09-06 2017-05-24 亚斯卡奈特股份有限公司 具备平行配置的光反射部的光控制面板的制造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1514273B2 (de) * 1964-08-21 1974-08-22 Nippon Electric Co., Ltd., Tokio Halbleiteranordmng
JPS4826069B1 (ko) * 1968-03-04 1973-08-04
JPS59125644A (ja) * 1982-12-29 1984-07-20 Fujitsu Ltd 半導体装置
JPS6290953A (ja) * 1985-10-01 1987-04-25 Fujitsu Ltd 樹脂封止型半導体装置
EP0282617A1 (de) * 1987-03-18 1988-09-21 Texas Instruments Deutschland Gmbh Integrierte Schaltung mit einer elektrisch leitenden Trägerplatte
US4953005A (en) * 1987-04-17 1990-08-28 Xoc Devices, Inc. Packaging system for stacking integrated circuits
JP2507476B2 (ja) * 1987-09-28 1996-06-12 株式会社東芝 半導体集積回路装置
JPH01235254A (ja) * 1988-03-15 1989-09-20 Nec Corp 半導体装置及びその製造方法
JPH0212937A (ja) * 1988-06-30 1990-01-17 Toshiba Corp Ｔａｂ用フィルムテープキャリア
US4912547A (en) * 1989-01-30 1990-03-27 International Business Machines Corporation Tape bonded semiconductor device
JPH0680706B2 (ja) * 1989-08-22 1994-10-12 三菱電機株式会社 キャリアテープ及びこれを用いた半導体装置の製造方法
JPH088279B2 (ja) * 1989-10-03 1996-01-29 松下電器産業株式会社 フィルムキャリア製造用のフィルム材およびフィルムキャリアの製造方法

Also Published As

Publication number Publication date
US5366794A (en) 1994-11-22
DE4203114C2 (de) 1996-11-21
JPH0536756A (ja) 1993-02-12
DE4203114A1 (de) 1993-02-04
KR930003297A (ko) 1993-02-24

Similar Documents

Publication Publication Date Title
KR960002766B1 (ko) 반도체장치용 테이프케리어 및 그 제조방법
KR100548607B1 (ko) 배선막간 접속용 부재, 그 제조방법 및 다층배선기판의제조방법
KR101093594B1 (ko) 회로 기판의 제조 방법
US6005198A (en) Wiring board constructions and methods of making same
US5108541A (en) Processes for electrically conductive decals filled with inorganic insulator material
US7935891B2 (en) Wiring board manufacturing method
JPH04345779A (ja) 電気接続要素の製造方法
EP2421340A1 (en) Circuit substrate and manufacturing method thereof
KR100771030B1 (ko) 범프가 부착된 배선회로기판 및 그 제조방법
US6085414A (en) Method of making a flexible circuit with raised features protruding from two surfaces and products therefrom
US4774127A (en) Fabrication of a multilayer conductive pattern on a dielectric substrate
JP2007173727A (ja) 配線基板の製造方法
EP0147566B1 (en) Method of forming contacts for flexible module carriers
US20040238208A1 (en) Standoff/mask structure for electrical interconnect
JP2006313945A (ja) 多層配線基板の製造方法と、それに用いる配線膜間接続用部材及びその製造方法
KR20090101404A (ko) 코어리스 인쇄회로기판 제조 방법
EP0836228A2 (en) Improvements in or relating to carrier tapes
KR100485270B1 (ko) Ｔａｂ 테이프의 제조 방법 및 ｔａｂ 테이프용 적층필름
JP2740028B2 (ja) 多層印刷配線基板
KR100907721B1 (ko) 회로 기판 및 이의 제조 방법
US5766499A (en) Method of making a circuitized substrate
JP3582481B2 (ja) 電子部品の製造方法
JPH04102341A (ja) Ｔａｂテープの製造方法
JP2929882B2 (ja) 半導体装置用キャリアテープおよびその製造方法
JP2797827B2 (ja) セラミック多層配線基板の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080225

Year of fee payment: 13

LAPS Lapse due to unpaid annual fee