KR950028327A - 등화증폭기 및 이것을 사용한 수신기 및 프리앰프 - Google Patents

Abstract

본 발명은 프리앰프에 의한 펄스 폭의 변동이 있더라도, 참조 전압이 신호의 중심치에 유지되어 후속의 식별동작을 정상으로 행할 수 있는 등화 증폭기를 제공하는 것을 목적으로 한다.

광전송로로부터의 광신호를 전기 신호로 변환하여 증폭한 수신 신호를 등화증폭하는 등화 증폭기에 있어서, 상기 수신 신호를 증폭하여 상보 신호인 제1 신호 및 제2 신호를 출력하는 AGC 회로(3)와, 상기 제1 및 제2신호의 차에 따른 제1차분 신호를 생성하고, 이것을 제1기준 전압과 비교하여 그 오차를 참조 신호로서 상기 AGC 회로에 출력하는 오프셋 보상 회로(4)를 가지며, 상기 참조 전압은 상기 수신 신호의 진폭의 거의 중심에 위치하도록 변화하고, 상기 AGC 회로의 오프셋을 보상한다.

Description

등화증폭기 및 이것을 사용한 수신기 및 프리앰프

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제1도는 본 발명의 일실시예에 의한 등화 증폭기의 구성을 도시한 블록도,

제2도는 제1도에 도시한 등화 증폭기의 동작을 도시한 파형도,

제3도는 제1도에 도시한 펄스 폭 보상 회로의 입출력 파형을 도시한 도면,

제4도는 제1도의 구성에 있어서, 입력 신호의 레벨이 급변한 경우의 동작을 도시한 파형도.

Claims (30)

1. 광전송로 로부터의 광신호를 전기 신호로 변환하여 증폭한 수신 신호를 등화 증폭하는 등화 증폭기에 있어서, 상기 수신 신호를 증폭하여 상보 신호인 제1신호 및 제2신호를 출력하는 AGC 회로와, 상기 제1 및 제2신호의 차에 따른 제1차분 신호를 생성하고, 이것을 제1기준 전압과 비교하여 그 오차를 참조 신호로서 상기 AGC 회로에 출력하는 오프셋 보상 회로를 가지며, 상기 참조 전압은 상기 수신 신호의 진폭의 거의 중심에 위치하도록 변화하고, 상기 AGC 회로의 오프셋을 보상하는 것을 특징으로 하는 등화 증폭기.
2. 제1항에 있어서, 상기 오프셋 보상 회로는 상기 제1 및 제2신호의 어느 한쪽의 신호를 레벨 시프트한 다음, 상기 제1 및 제2신호의 차에 따른 상기 제1차분 신호를 생성하는 것을 특징으로 하는 등화 증폭기.
3. 제1항에 있어서, 상기 제1기준 전압은 상기 제1및 제2신호의 어느 한쪽의 논리치 신호레벨에 상당하는 것을 특징으로 하는 등화 증폭기.
4. 제2항 또는 제3항에 있어서, 상기 오프셋 보상 회로는 상기 제1차분 신호를 피크 정류하는 정류 회로와, 피크 정류된 상기 제1차분 신호와 상기 제1기준 전압을 비교하는 오차검출회로를 갖는 것을 특징으로 하는 등화 증폭기.
5. 제1항에 있어서, 상기 등화 증폭기는 상기 제1신호의 제1논리치 신호 레벨과 상기 제2신호의 제2논리치 신호레벨이 일치하는 것과 같이, 상기 어느 한쪽의 신호를 레벨 시프트하는 레벨 시프트 회로를 갖는 것을 특징으로 하는 등화 증폭기.
6. 제5항에 있어서, 상기 제1논리치 신호 레벨 및 제2논리치 신호 레벨은 논리 "0"에 상당하는 레벨인 것을 특징으로 하는 등화 증폭기.
7. 제5항 또는 제6항에 있어서, 상기 레벨 시프트 회로는 상기 제1 및 제2신호의 어느 한쪽의 신호가 주어지는 저항 소자인 것을 특징으로 하는 등화 증폭기.
8. 제1항 내지 제7항중 어느 한항에 있어서, 상기 등화 증폭기는 제1 및 제2신호의 차에 따른 제2차분 신호를 검출하고, 상기 제2차분 신호와 제2기준 전압을 비교하여 그 오차를 이득제어 신호로서 상기 AGC회로에 출력하는 이득 제어 회로를 가지며, 상기 AGC회로의 이득은 상기 이득 제어 신호로 제어되는 것을 특징으로 하는 등화증폭기.
9. 제8항에 있어서, 상기 등화 증폭기는 상기 제1 및 제2신호의 다른쪽의 신호를 레벨시프트한 다음, 상기 제1 및 제2신호의 차에 따른 상기 제2차분 신호를 출력하는 회로를 가지며, 상기 제2기준 전압은 상기제1 및 제2신호의 다른쪽의 논리치 신호레벨에 상당하고, 상기 이득 제어 회로는 상기 제2차분 신호를 피크 정류하는 회로와, 피크 정류된 상기 제2차분 신호와 상기 제2기준 전압을 비교하는 오차 검출회로를 갖고, 상기 등화 증폭기는 상기 제1신호의 논리"1"의 논리치 신호 레벨과 상기 제2신호의 논리"1"의 논리치 신호 레벨이 일치하도록 상기 다른쪽의 신호를 레벨 시프트하는 레벨 시프트 회로를 갖는 것을 특징으로 하는 등화 증폭기.
10. 제1항에 있어서, 상기 오프셋 보상회로는 상기 제1신호를 피크 정류하는 제1정류 회로와, 상기 제2신호를 피크 정류하는 제2정류 회로와, 피크 정류된 상기 제1신호와 피크 정류된 제2신호와의 차를 검출하여, 상기 참조 전압으로서 기능하는 상기 제1차분 신호를 출력하는 오차 검출회로를 갖는 것을 특징으로 하는 등화 증폭기.
11. 제9항에 있어서, 상기 AGC회로는 다른 이득을 갖는 제1 및 제2차동 증폭 회로를 가지며, 상기 제1 및 제2차동 증폭 회로의 각각은 상기 증폭 신호와 상기 참조신호를 입력하고, 상기 제1 및 제2차동 증폭기의 트랜지스터에 병렬로 접속되어, 상기 이득 제어 신호에 의해 제어되는 트랜지스터를 갖는 것을 특징으로 하는 등화 증폭기.
12. 제11항에 있어서, 상기 AGC회로는 상기 제1 및 제2차동 증폭 회로에 각각 설치된 정전류원회로를 갖는 것을 특징으로 하는 등화 증폭기.
13. 제1항 내지 제12항중 어느 한 항에 있어서, 상기 오프셋 보상회로의 출력에 등화 증폭기의 전단에 접속되는 버퍼회로와 동일 회로 구성의 출력 버퍼 회로를 갖는 것을 특징으로 하는 등화 증폭기.
14. 제1항 내지 제13항중 어느 한항에 있어서, 광전송로로부터의 광신호를 전기 신호로 변환하여 증폭한 수신 신호를 등화증폭하는 등화 증폭기와, 상기 수신 신호중에 포함되는 타이밍 정보로부터 클록 신호를 생성하는 타이밍 발생기와, 상기 클럭 신호를 사용하여 상기 등화 증폭기의 출력 신호를 식별하는 식별기를 갖는 등화 증폭기인 것을 특징으로 하는 수신기.
15. 제14항에 있어서, 상기 식별기는 마스터/슬레이브형 플립플롭 회로를 가지며, 상기 플립플롭 회로는 상기 등화 증폭기의 출력 신호에 따라서 상태가 변화하는 복수의 차동 증폭기를 가지며, 또 상기 식별기는 각 차동증폭기에 병렬로 접속되고, 상기 클록 신호에 따라서 각 차동 증폭기의 동작을 제어하는 트랜지스터를 갖는 것을 특징으로 하는 수신기.
16. 제14항 또는 제15항에 있어서, 상기 수신기는 상기 광신호로부터 변환된 전기 신호를 증폭하여 상기 등화 증폭기에 출력하는 프리 앰프를 갖는 것을 특징으로 하는 수신기.
17. 제16항에 있어서, 상기 프리 앰프는 상기 수신 신호를 증폭하는 제1트랜지스터와, 상기 제1트랜지스터의 콜렉터로부터 출력되는 출력 신호를 증폭하는 제2트랜지스터와, 저항 소자와 제3트랜지스터의 병렬 회로를 가지며, 상기 제2트랜지스터의 에미터와 제1트랜지스터의 베이스와의 사이에 설치된 클램프회로와, 상기 제2트랜지스터의 에미터에 접속되어, 에미터 전압의 변화를 상기 제3트랜지스터의 베이스에 주는 피드백 회로를 갖는 것을 특징으로 하는 수신기.
18. 제17항에 있어서, 상기 프리 앰프는 상기 제1트랜지스터의 에미터에 접속되어, 상기 제1트랜지스터의 에미터 전압을 소정의 전압으로 제어하는 회로를 갖는 것을 특징으로 하는 수신기.
19. 제14항 내지 제18항중 어느 한항에 있어서, 상기 수신기는 저항과 다이오드를 갖는 기준 회로에서 생성한 2개의 전압차를 이용하여, 수신기 내부의 정전류원 회로를 제어하기 위한 제1제어전압을 생성하는 정전류원 회로와, 상기 기준 회로내의 소정의 전압과 수신기 내부의 제1전류로에서 생성한 내부 전압을 비교하여, 그 차각 일정하게 되도록 상기 제1전류로에 흐르는 전류를 제어하는 제2제어 전압을 생성하고, 상기 제1전류로에 병렬로 설치된 제2전류로에 흐르는 전류를 제2제어 전압으로 제어하는 것으로, 일정한 전류 또는 전압을 생성하는 회로를 갖는 것을 특징으로 하는 수신기.
20. 제19항에 있어서, 상기 제1전류로는 수신기 외부로 접속되는 저항 소자를 포함하는 것을 특징으로 하는 수신기.
21. 제14항 내지 제20항중 어느 한항에 있어서, 상기 수신기는 또 식별기의 출력신호를 외부에 출력하기 위한 버퍼를 가지며, 상기 버퍼는 직렬로 접속된 적어도 2개의 차동 증폭기 및 이들을 구동하는 전류원을 갖고, 후단의 차동 증폭기의 전류원에 포함되는 트랜지스터의 콜랙터 전압을 일정하게 하기 위해서 전단의 차동 증폭기의 출력 전압을 제어하는 회로를 갖는 것을 특징으로 하는 수신기.
22. 제14항 내지 제20항중 어느 한항에 있어서, 상기 등화 증폭기와 상기 타이밍 발생기는 단일의 모듈에 수용 되어 있는 것을 특징으로 하는 수신기.
23. 제16항 내지 제18항중 어느 한항에 있어서, 상기 등화 증폭기와 상기 타이밍 발생기 및 상기 프리 앰프는 단일의 모듈에 수용되어 있는 것을 특징으로 하는 수신기.
24. 제16항 내지 제18항중 어느 한항에 있어서, 상기의 수신기는 상기 프리앰프의 출력에 설치된 제1출력 버퍼 회로와, 상기 등화 증폭기의 출력에 설치된 제2출력 버퍼 회로를 가지며, 제1및 제2출력 버퍼 회로는 동일 회로 구성인 것을 특징으로 하는 수신기.
25. 입력 신호를 증폭하는 제1트랜지스터와, 상기 제1트랜지스터의 콜렉터로부터 출력되는 출력 신호를 증폭하는 제2트랜지스터와, 저항 소자와 제3트랜지스터의 병렬 회로를 가지며, 상기 제2트랜지스터의 에미터와 제1트랜지스터의 베이스와의 사이에 설치된 클램프 회로와, 상기 제2트랜지스터의 에미터에 접속되고, 에미터 전압의 변화를 상기 제3트랜지스터의 베이스에 결합된 피드백 회로를 갖는 것을 특징으로 하는 프리 앰프.
26. 제25항에 있어서, 상기 프리앰프는 상기 제1트랜지스터의 에미터에 접속되고, 상기 제1트랜지스터의 에미터 전압을 소정의 전압에 제어하는 회로를 갖는 것을 특징으로 하는 프리 앰프.
27. 제25항 또는 제26항에 있어서, 상기 프리 앰프는 후속의 차동 증폭기의 한쪽의 입력 단자에 접속되어 있는 버퍼 회로와 동일 회로 구성의 출력 버피 회로를 가지며, 상기 출력 버피회로를 통하여 후속의 차동 증폭기의 다른쪽의 입력 단자에 출력 신호를 출력하는 것을 특징으로 하는 프리 앰프.
28. 제27항에 있어서, 상기 출력 버퍼 회로는 상기 한쪽의 입력단자에 접속되어 있는 버퍼 회로와 동일한 전원전압을 받는 것을 특징으로 하는 프리 앰프.
29. 입력 신호를 증폭하는 제1트랜지스터와, 상기 제1트랜지스터의 콜렉터로부터 출력되는 출력 신호를 증폭하는 제2트랜지스터와, 저항 소자와 제3트랜지스터의 병렬 회로를 가지며, 상기 제2트랜지스터의 에미터와 제1트랜지스터의 베이스와의 사이에 설치된 클램프회로와, 후속의 차동 증폭기의 한쪽의 입력 단자에 접속되어 있는 버퍼 회로와 동일회로 구성의 출력 버퍼 회로를 가지며, 해당 출력 버퍼 회로를 통하여 후속의 차동 증폭기의 다른쪽의 입력 단자에 출력 신호를 출력하는 것을 특징으로 하는 프리 앰프.
30. 제29항에 있어서, 상기 출력 버퍼 회로는 상기 한쪽의 입력 단자에 접속되어 있는 버퍼 회로와 동일한 전원전압을 받는 것을 특징으로 하는 프리 앰프.

    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.