KR0144060B1 - 등화증폭기 및 이것을 사용한 수신기 및 프리앰프 - Google Patents

등화증폭기 및 이것을 사용한 수신기 및 프리앰프

Info

Publication number
KR0144060B1
KR0144060B1 KR1019950005529A KR19950005529A KR0144060B1 KR 0144060 B1 KR0144060 B1 KR 0144060B1 KR 1019950005529 A KR1019950005529 A KR 1019950005529A KR 19950005529 A KR19950005529 A KR 19950005529A KR 0144060 B1 KR0144060 B1 KR 0144060B1
Authority
KR
South Korea
Prior art keywords
signal
circuit
transistor
voltage
amplifier
Prior art date
Application number
KR1019950005529A
Other languages
English (en)
Other versions
KR950028327A (ko
Inventor
가즈히사 고구레
히로카즈 오사다
야스히로 다나카
히로오 기타사가미
마코토 미요시
가쿠지 이노우에
다카요시 이케가미
겐이치 고바야시
신이치로 사노
세츠오 미사이즈
마사히코 야마시타
다츠야 니시무라
Original Assignee
세키자와 다다시
후지쓰 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 세키자와 다다시, 후지쓰 가부시끼가이샤 filed Critical 세키자와 다다시
Publication of KR950028327A publication Critical patent/KR950028327A/ko
Application granted granted Critical
Publication of KR0144060B1 publication Critical patent/KR0144060B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B10/00—Transmission systems employing electromagnetic waves other than radio-waves, e.g. infrared, visible or ultraviolet light, or employing corpuscular radiation, e.g. quantum communication
    • H04B10/60—Receivers
    • H04B10/66—Non-coherent receivers, e.g. using direct detection
    • H04B10/69—Electrical arrangements in the receiver
    • H04B10/693—Arrangements for optimizing the preamplifier in the receiver
    • H04B10/6933—Offset control of the differential preamplifier
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/06—Receivers
    • H04B1/10—Means associated with receiver for limiting or suppressing noise or interference
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/04—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements with semiconductor devices only
    • H03F3/08—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements with semiconductor devices only controlled by light
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03G—CONTROL OF AMPLIFICATION
    • H03G3/00—Gain control in amplifiers or frequency changers
    • H03G3/20—Automatic control
    • H03G3/30—Automatic control in amplifiers having semiconductor devices
    • H03G3/3084—Automatic control in amplifiers having semiconductor devices in receivers or transmitters for electromagnetic waves other than radiowaves, e.g. lightwaves
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B10/00—Transmission systems employing electromagnetic waves other than radio-waves, e.g. infrared, visible or ultraviolet light, or employing corpuscular radiation, e.g. quantum communication
    • H04B10/60—Receivers
    • H04B10/66—Non-coherent receivers, e.g. using direct detection
    • H04B10/69—Electrical arrangements in the receiver
    • H04B10/693—Arrangements for optimizing the preamplifier in the receiver
    • H04B10/6931—Automatic gain control of the preamplifier
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/06—Dc level restoring means; Bias distortion correction ; Decision circuits providing symbol by symbol detection
    • H04L25/061—Dc level restoring means; Bias distortion correction ; Decision circuits providing symbol by symbol detection providing hard decisions only; arrangements for tracking or suppressing unwanted low frequency components, e.g. removal of dc offset
    • H04L25/063—Setting decision thresholds using feedback techniques only

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Power Engineering (AREA)
  • Amplifiers (AREA)
  • Optical Communication System (AREA)
  • Dc Digital Transmission (AREA)
  • Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
  • Control Of Amplification And Gain Control (AREA)

Abstract

본 발명은 프리 앰프에 의한 펄스 폭의 변동이 있더라도, 참조 전압이 신호의 중심치에 유지되어 후속의 식별 동작을 정상으로 행할 수 있는 등화 증폭기를 제공하는 것을 목적으로 한다.
광전송로로부터의 광신호를 전긴 신호로 변환하여 증폭한 수신 신호를 등화 증폭하는 등화 증폭기에 있어서, 상기 수신 신호를 증폭하여 상보 신호인 제 1 신호 및 제 2 신호를 출력하는 AGC 회로(3)와, 상기 제 1 및 제 2 신호의 차에 따른 제 1 차분 신호를 생성하고, 이것을 제 1기준 전압과 비교하여 그 오차를 참조 신호로서 상기 AGC 회로에 출력하는 오프셋 보상 회로(4)를 가지며, 상기 참조 전압은 상기 수신 신호의 진폭의 거의 중심에 위치하도록 변화하고, 상기 AGC 회로의 오프셋을 보상한다.

Description

등화 증폭기 및 이것을 이용한 수신기 및 프리 앰프
제 1 도는 본 발명의 일싱예에 의한 등화 증폭기의 구성을 도시한 블록도.
제 2 도는 제 1 도에 도시한 등화 증폭기의 동작을 도시한 파형도.
제 3 도는 제 1 도에 도시한 펄스 폭 보상 회로의 입출력 파형을 도시한 도면.
제 4 도는 제 1 도의 구성에 있어서, 입력 신호의 레벨이 급변한 경우의 동작을 도시한 파형도.
제 5 도는 제 1 도에 도시한 등화 증폭기의 회로도.
제 6 도는 제 5 도에 도시한 오프셋 보상 회로의 동작을 도시한 파형도.
제 7 도는 제 5 도에 도시한 이득 제어 회로의 동작을 도시한 파형도.
제 8 도는 제 5 도에 도시한 펄스 폭 보상 회로의 동작을 도시한 파형도.
제 9 도는 제 5 도에 도시한 등화 증폭기를 탑재한 수신 모듈의 구성을 도시한 블록도.
제 10 도는 제 9 도에 도시한 등화 증폭기/식별기 IC(3R-IC)의 내부 구성을 도시한 블록도.
제 11 도는 제 1 도,.제 5 도 및 제 9 도에 도시한 프리 앰프의 회로도.
제 12 도는 제 1 도, 제 5 도 및 제 9 도에 도시한 프리 앰프의 다른 구성예의 회로도.
제 13 도는 제 12 도에 도시한 프리 앰프의 동작을 도시한 파형도.
제 14 도는 제 1 도, 제 5 도 및 제 9 도에 도시한 프리 앰프의 또 다른 구성예의 회로도.
제 15 도는 제 14 도에 도시한 프리 앰프의 동작 특성을 도시한 그래프.
제 16 도는 제 1 도, 제 5 도 및 제 9 도에 도시한 AGC회로의 회로도.
제 17 도는 제 1 도, 제 5 도 및 제 9 도에 도시한 AGC 회로의 다른 구성예의 회로도.
제 18 도는 제 17 도에 도시한 AGC 회로의 동작을 도시한 파형도.
제 19 도는 제 5 도에 도시한 오프셋 보상 회로의 다른 구성예를 도시하는 블록도.
제 20 도는 제 19 도에 도시한 오프셋 보상 회로의 동작을 도시한 파형 도.
제 21 도는 제 19 도에 도시한 오프셋 보상 회로의 동작을 도시한 파형 도.
제 22 도는 제 10 도에 도시한 식별기(FF)의 구성을 도시한 회로도.
제 23 도는 제 22 도에 도시한 식별기의 블록 구성을 도시한 블록도.
제 24 도는 제 23 도에 도시한 식별기의 동작을 도시한 파형도.
제 25 도는 제 10 도에 도시한 식별기의 다른 구성예를 도시하는 회로도.
제 26 도는 제 25 도에 도시한 구성의 식별기의 동작을 도시한 파형도.
제 27 도는 제 25 도에 도시한 식별기의 변형예를 도시하는 회로도.
제 28 도는 제 10 도에 도시한 버퍼의 구성예를 도시하는 회로도.
제 29 도는 제 10 도에 도시한 버퍼의 다른 구성예를 도시하는 회로도.
제 30 도는 제 29 도의 구성의 상세를 도시한 회로도.
제 31 도는 제 10 도에 도시한 버퍼의 또 다른 구성예를 도시하는 회로도.
제 32 도는 제 10 도에 도시한 등화기, 식별기 및 타이밍 발생기의 정전 류원을 제어하는 회로의 일구성예를 도시하는 회로도.
제 33 도는 제 32 도의 회로를 이용하여 정전압원 회로를 구성한 경우의 회로도.
제 34 도는 제 32 도의 회로를 이용하여 정전류원 회로를 구성한 경우의 회로도.
제 35 도는 제 34 도에 도시한 정전류원 회로에서 구동되는 차동 증폭기
를 포함하는 구성을 도시한 회로도.
제 36 도는 제 35 도에 도시한 회로의 변형예를 도시하는 회로도.
제 37 도는 제 32 도 내지 제 36 도에 도시한 연산 증폭기(87)의 구성예 를 도시하는 회로도.
제 38 도는 제 33 도 내지 제 36 도에 도시한 연산 증폭기(89)의 구성예를 도시하는 회로도.
제 39 도는 제 5 도에 도시한 축전기(CI)의 용량을 결정하는 요인을 설명하기 위한 도면.
제 40 도는 제 1 도에 도시한 구성을 일부 간략화하고, 일부 상세화한 광수신기의 블록도.
제 41 도는 제 40 도에 도시한 광수신기의 동작을 설명하기 위한 파형도.
제 42 도는 본 발명에 의한 광수신기의 다른 구성예를 도시하는 블록도.
제 43 도는 제 42 도에 도시한 광수신기의 동작을 도시한 파형도.
제 44 도는 제 42 도에 도시한 광수신기의 회로도.
제 45 도는 종래의 수신기의 구성을 도시한 블록도.
제 46 도는 제 45 도에 도시한 수신기의 동작을 도시한 파형도.
제 47 도는 제 45 도에 도시한 프리 앰프의 회로도.
제 48 도는 제 46 도에 도시한 프리 앰프에 있어서, 진폭이 큰 신호를 수
신한 경우의 프리 앰프의 동작을 도시한 파형도.
제 49 도는 제 47 도에 도시한 리미터의 작용을 도시한 파형도.
* 도면의 주요부분에 대한 부호의 설명
1 : 수광소자 2 : 프리 앰프
3 : GC 회로 4 : 오프셋 보상 회로
5 : 이득 보상 회로 6 : 펄스 폭 보상 회로
18 : 식별기
본 발명은 등화 증폭기에 관한 것으로, 특히 광전송 시스템 등에 사용되는 등화 증폭기 및 이것을 이용한 수신기 및 이 수신기에 적합한 프리 앰프에 관한 것이다.
CCITT 에 준거한 광전송 시스템에 있어서는, 가간(架間) 접속을 행하는 단거리 전송과, 국(局)과 국(局)을 연결하는 장거리 전송의 2 종류가 있다. 이들 전송계의 어느것에 있어서도 전송로에서 붕괴된 파형을 정형할 수 있는 등화 증폭기가 요망되고 있다.
제 45 도는 종래의 광전송용 광수신기의 구성예를 도시한 블록도이다. 도시한 수신기는 주로 등화 증폭기와 식별 회로로 구성되어 있다.
이 중에서 등화 증폭기는 광전송에서의 광신호를 전류 신호로 변환하는 PIN포토 다이오드 등의 수광 소자(11a)와, 다이오드(D10)를 병렬로 접속한 귀환저항(Rf)을 가지고 수광 소자(11a)에서의 미소 전류 신호(S1)를 증폭하는 프리앰프(전치 증폭기)(12)에 접속되고, 이 프리 앰프(12)의 출력 신호 (S2)를 후단에서 식별가능한 레벨까지 증폭하는 리미터(13)와, 이 리미터(13)의 정전신호(S3)와 반전 신호(S4)를 입력하여 각각의 평균치를 검출하는 평균화 회로(14)와, 이 평균화 회로(14)의 출력 신호를 증폭하여 리미터(13)에 참조 전압(S5)을 주기 위한 앰프(증폭기)(15)로 구성되어 있다. 또, 평균화 회로(14)와 앰프(15)에서 DC(직류) 오프셋을 보상하는 오프셋 보상 회로를 구성하고 있다.
또한, 식별 회로는 리미터(13)의 출력 신호중 반전 신호(S4)에 있어서의 2배파 성분(2fo)을 취출하기 위한 협대역 필터(BPF)(16)와, 이 필터(16)로부터의 아날로그 신호를 입력하여 정전 클록 신호와 반전 클록 신호를 발생하는 리미터(17)와, 리미터(13)로부터의 정전 신호(S3) 및 반전 신호(S4)를 입력하여 리미터(17)로부터의 정전 클록 신호 및 반전 클록 신호에 의해 데이터의 식별을 행하는 식별기(18)로 구성되어 있다.
제 45 도에 도시한 광수신기의 동작을 제 46 도에 도시한 동작 파형도를 참조하여 설명한다. 우선, 수광 소자(lla)는 광신호를 전류 신호(S1)(제 46도(a))로 변환하여 르리 앰프(12)에 준다. 프리 앰프(12)는 이 전류 신호(S1)를 귀환 저항(Rf)에 의해 i×Rf(i는 전류 신호(S1)의 값)로 증폭한다(동일 도면(b)).
프리 앰프(12)로부터의 출력 신호(S2)를 비반전 입력 단자에 입력한 리미터(13)는 참조 전압(S5)에 근거하여, 미리 설정되어 이득 G(이것은 식별기(18)에서 식별가능한 최대의 이득으로 설정되어 있다)에 의해, i×Rf×Gwls폭의 정전 신호(S3)(실선)를 출력하는 동시에, 반전 신호(S4)(점선)를 출력한다(동일 도면(c).
상기 정전 신호(S3) 및 반전 신호(S4)를 받은 평균화 회로(14)는 동일도면(b)에 도시한 바와 같이, 각각의 평균치(S3'),(S4')를 검출하여, 이 평균치(S3'), (S4')와의 오차를 참조 전압(S5)으로서 리미터(13)를 제어한다.
이와 같이, 제 45 도에 도시한 광수신기에 있어서는 수광 소자(lla)에 의해 변환된 전류 신호(S1)를 프리 앰프(12)에서 전류-전압 변환할 때, 이 프리 앰프(12)의 전류-전압 변환율 및 수신 레벨(수신 감도)는 귀환 저항(Rf)의 값으로 거의 결정하므로, 설계시에는 수신 레벨을 만족하도록 귀환 저항(Rf)의 값을 결정한다.
제 47 도는 상기한 바와 같이 귀환 저항(Rf)을 갖는 프리 앰프의 회로예를 도시한다. 지금, 도시한 프리 앰프에 있어서, 귀환 저항(Rf)에다이오드(D10)가 병렬로 접속되어 있다고 가정했을 때의 동작을 설명한다. 광입력 신호가 없는 무신호 입력시에는 트랜지스터(Tr2)에는 제항(Rc)을 통하여 베이스 전류가 흐르는 동시에, 이 베이스 전류는 귀환 저항(Rf)을 통하여 트랜지스터(Tr1)의 베이스에 의해 다이오드(d11)에도 흐른다. 따라서, 항상 양쪽의 트랜지스터(Tr1) 및 (Tr2)에 전류를 흘리는 듯한 귀환계가 형성되어 있고, 이 귀환계가 회로 동작을 안정화시키고, 출력 단자에 소정의 전압이 발생되도록 작용한다.
이와 같은 상태에서 광이비력 신호가 있으면 수광 소자(11)로부터의 전류(S1)가 흐르고, 트랜지스터(Tr1)의 베이스에 의해 다이오드(d11)에 베이스 전류가 흐르는 동시에, 귀환 저항(Rf) 및 저항(Ro)을 통하여 전류가 흐른다. 따라서, 출력 단자의 전압은 귀환 저항(Rf)과 에미터 저항(Ro)과의 분압 전위로 된다. 통상, 잡음 방지를 위한 귀환 저항(Rf)의 값이 크기 때문에, 출력 단자의 전압은 작아진다. 이 결과, 광입력 신호가 크면 트랜지스터(Tr2)는 포화(컷오프)되어 버려서 정상적인 귀환 동작을 얻을 수 없게 된다.
그래서, 이와 같은 결점을 해소하기 위해서, 귀환 저항(Rf)에 도시한 바와 같이 병렬로 다이오드(D10)를 접속하고, 이 병렬 다이오드(D10)의 전압 강하 0.8V에 의해서 전압 클램프를 행한다. 따라서 트랜지스터(Tr1)와 다이오드(D11)에 의한 전압 강하가 0.8V+0.8v=1.6V이므로, 에미터 저항(Ro)의 양단 전압이 항상 도시한 바와 같이 1.6V-0.8V=0.8V로 되어 있다. 이렇게 하여, 트랜지스터(Tr2)가 포화 상태(컷오프)인 것을 방지하고 있다.
상기한 바와 같이 광수신기에 있어서의 등화 증폭기에 대하여, 프리 앰프(12)에 있어서 귀환 저항(Rf)과 병렬로 다이오드(D10)를 접속하고 있기 때문에, 제 48 도에 도시한 바와 같은 수신 레벨이 큰 광입력 신호(점선)을 수광 소자(11)가 수신한 경우, 다이오드(D10)에 의해서 실선으로 도시한 바와 같이 0.8V에 클램프하여 버리기 때문에, 신호의 펄스 폭은 마크율이 1/2에서 크게 벗어나 버린다. 제 48 도에 도시한 바와 같은 파형의 프리 앰프 출력신호(S2)를 받은 리미터(13)는 후단의 식별기(18)로 식별할 수 있는 최대의 진폭까지 증폭하므로, 제 46 도(d)에 도시한 바와 같은 오차에 의해 리미터(13)의 참조 전압(S5)을 제어하면, 최소 레벨의 광입력 신호를 수신하는 경우(제 49 도(a))와는 다르고, 참조 전압 신호(s5)는 동일 도면(b)에 도시한 바와 같은 0측에 어긋나 버리고, 이것에 의해 여러 가지의 요인으로 발생하는 잡음이난 수신 신호의 변동의 영향을 받기쉽게 되어 버린다.
따라서, 본 발명은 프리 앰프에 의한 펄스 폭의 변동이 있더라도, 참조 전압이 수신 신호(프리 앰프의 출력 신호)의 중심값으로 유지되어 후속의 식별 동작을 정상으로 행할 수 있는 등화 증폭기를 제공하는 것을 목적으로 한다.
또한, 본 발명은 상기 등화 증폭기를 구비한 수신기 및 이와 같은 수신기로 미소 신호를 증폭하는 데에 적합한 프리 앰프를 제공하는 것을 목적으로 한다.
청구범위 제 1 항 기재의 발명은 광전송으로부터의 광신호를 전기 신호로 변환하여 증폭한 수신 신호를 등화 증폭하는 등화 증폭기에 있어서,
상기 수신 신호를 증폭하여 상보 신호인 제 1 신호 및 제 2 신호를 출력하는 AGC 회로와,
상기 제 1 및 제 2 신호차에 따른 제 1 차분 신호를 생성하고, 이것을 제 1 기준 전압과 비교하여 그 오차를 참조 신호로서 상기 AGC 회로에 출력하는 오프셋 보상 회로를 가지며,
상기 참존 전압은 상기 수신 신호의 진폭의 거의 중심에 위치하도록 변화하고, 상기 ACC 회로의 오프셋을 보상한다.
청구범위 제 2 항 기재의 발명에서 상기 오프셋 보상 회로는 상기 제 1 및 제 2 신호의 어느 한쪽의 신호를 레벨 시프트한 다음, 상기 제 1 및 제 2 신호차에 따른 상기 제 1 차분 신호를 생성한다.
청구범위 제 3 항 기재의 발명에 상기 제 1 기준 전압은 상기 제 1 및 제 2 신호의 어느 한쪽의 논리치 신호 레벨에 상당한다.
청구범위 제 4 항 기재의 발명에서 상기 오프셋 보상 회로는
상기 제 1 차분 신호를 피크 정류하는 정류회로와,
피크 정류된 상기 제 1 차분 신호와 상기 제 1 기준 전압을 비교하는 오차 검출 회로를 가진다.
청구범위 제 5 항 기재의 발명에서 상기 등화 증폭기는 상기 제 1 신호의 제 1 논리치 신호 레벨과 상기 제 2 신호의 제 2 논리치 신호 레벨이 일치하는 바와 같이, 상기 어느 한쪽의 신호를 레벨 시프트하는 레벨 시프트 회로를 가진다.
청구범위 제 6 항 기재의 발명에서 상기 제 1 논리치 신호 레벨 및 제 2 논리치 신호 레벨은 논리0에 상당하는 레벨이다.
청구범위 제 7 항 기재의 발명에서 상기 레벨 시프트 회로는 상기 제 1 및 제 2 신호의 어느 한쪽의 신호가 부여되는 저항 소자이다.
청구범위 제 8 항 기재의 발명에서 상기 등화 증폭기는 다시 제 1 및 제 2 신호의 차에 따른 제 2 차분 신호를 검출하여, 해당 제 2 차분 신호와 제 2 기준 전압을 비교하여 그 오차를 이득 제어 신호로서 상기 AGC 회로에 출력하는 이득 제어 회로를 가지며,
상기 AGC회로의 이득은 상기 이득 제어 신호로 제어된다.
청구범위 제 9 항 기재의 발명에서 상기 등화 증폭기는 상기 제 1 및 제 2 신호의 다른쪽의 신호를 레벨 시프트한 다음, 상기 제 2 및 제 2 신호차에 따른 상기 제 2 차분 신호를 출력하는 회로를 가지며,
상기 제 2 기준 전압은 상기 제 1 및 제 2 신호의 다른쪽의 논리치 신호 레벨에 상당하고,
상기 이득 제어 회로는 상기 제 2 차분 신호를 피크 정류하는 정류 회로와, 피크 정류된 상기 제 2 차분 신호와 상기 제 2 기준 전압을 비교하는 오차 검출 회로를 가지며,
상기 등화 증폭기는 상기 제 1 신호의 논리 1 의 논리치 신호 레벨과 상기 제 2 신호의 논리 1 의 논리치 신호 레벨이 일치하도록, 상기 다른쪽의 신호를 레벨 시프트하는 레벨 시프트 회로를 가진다.
청구범위 제 10 항 기재의 발명에서 상기 오프셋 보상 회로는
상기 제 1 신호를 피크 정류하는 제 1 정류 회로와,
상기 제 2 신호를 피크 정류하는 제 2 정류 회로와,
피크 정류된 상기 제 1 신호와 피크 정류된 제 2 신호와의 차를 검출하여, 상기 참조 전압으로서 기능하는 상기 제 1 차분 신호를 출력하는 오차 검출 회로를 가진다.
청구범위 제 11 항 기재의 발명에서 상기 AGC 회로는 다른 이득을 가지는 제 1 및 제 2 의 차동 증폭 회로를 가지며,
상기 제 1 및 제 2 차동 증폭기의 각각은 상기 증폭 신호와 상기 참조 신호를 입력하고, 또한 해당 제 1 및 제 2 차동 증폭기의 트랜지스터에 병렬로 접속되어, 상기 이득 제어 신호에 의해 제어되는 트랜지스터를 가진다.
청구범위 제 12 항 기재의 발명에서 상기 AGC 회로는 상기 제 1 및 제 2 차동 증폭기에 각각 설치된 정전류원 회로를 가진다.
청구범위 제 13 항 기재의 발명에서는 상기 오프셋 보상 회로의 출력에 등화 증폭기의 전단에 접속되는 버퍼 회로와 동일 회로 구성의 출력 버퍼 회로를 가진다.
청구범위 제 14 항 기재의 발명은 광전송로로부터의 광신호를 전기 신호롤 변환하여 증폭한 수신 신호를 등화 증폭하는 등화 증폭기와,
상기 수신 신호중에 포함되는 타이밍 정보에서 클록 신호를 생성하는 타이밍 발생기와,
해당 클록 신호를 사용하여 해당 등화 증폭기의 출력 신호를 식별하는 식별기를 가지며,
상기 등화 증폭기는 상기와 같이 구성되어 있는 수신기이다.
청구범위 제 15 항 기재의 발명에서 상기 식별기는 마스터/슬레이브형 플립플롭 회로를 가지며,
해당 플립플롭 회로는 상기 등화 증폭기의 출력신호에 따라서 상태가 변화하는 복수의 차동 증폭기를 가지며,
또 상기 식별기는 각 차동 증폭기에 병력로 접속되어, 상기 클록 신호에 따라서 각 차동 증폭기의 동작을 제어하는 트랜지스터를 가진다.
청구범위 제 16 항 기재의 발명에서 상기 수신기는 또 상기 광신호로부터 변환된 전기 신호를 증폭하여 상기 등화기에 출력하는 프리 앰프를 가진다.
청구범위 제 17 항 기재의 발명에서 상기 프리 앰프는
상기 수신 신호를 증폭하는 제 1 트랜지스터와,
제 1 트랜지스터의 콜렉터로부터 출력되는 출력 신호를 증폭하는 제 2 트랜지스터와,
저항 소자와 제 3 트랜지스터의 병렬 회로를 가지며, 제 2 트랜지스터의 에미터와 제 1 트랜지스터의 베이스와의 사이에 설치된 클램프 회로와,
상기 제 2 트랜지스터의 에미터에 접속되고, 에미터 전압의 변화를 상기 제 3 트랜지스터의 베이스에 부여하는 피드백 회로를 가진다.
청구범위 제 18 항 기재의 발명에서 상기 프리 앰프는 상기 제 1 트랜지스터의 에미터에 접속되고, 해당 제 1 트랜지스터의 에미터 전압을 소정의 전압에 제어하는 회로를 가진다.
청구범위 제 19 항 기재의 발명에서 상기 수신기는 저항과 다이오드를 갖는 기준 회로에서 생성한 2 개의 전압차를 이용하여, 수신기 내부의 정전류원 회로를 제어하기 위한 제 1 제어 전압을 생성하는 정전류원 회로와,
상기 기준 회로내의 소정의 전압과 수신기 내부의 제 1 전류로에서 생성한 내부 전압을 비교하여, 그 차가 일정하게 되도록 상기 제 1 전류로에 흘르는 전류를 제어하는 제 2 제어 전압을 생성하고, 상기 제 1 전류로에 병렬로 설치된 제 2 전류로에 흐르는 전류를 제 2 제어 전압으로 제어하는 것으로, 일정한 전류 또는 전압을 생성하는 회로를 가진다.
청구범위 제 20 항 기재의 발명에서 상기 제 1 전류로는 수신기 회부로 접속되는 저항 소자를 포함한다.
청구범위 제 21 항 기재의 발명에서 상기 수신기는 다시 식별기의 출력 신호를 외부로 출력하기 위한 버퍼를 가지며,
해당 버퍼는 직렬로 접속된 적어도 2 개의 차동 증폭기 및 이들을 구동하는 전류원을 가지며,
후단의 차동 증폭기의 전류원에 포함되는 트랜지스터의 콜렉터 전압을 일정하게 하기 위해서, 전단의 차동 증폭기의 출력 전압을 제어하는 회로를 가진다.
청구범위 제 22 항 기재의 발명에서 상기 등화 증폭기와 상기 타이밍 발생기는 단일의 모듈에 수용되어 있다.
청구범위 제 23 항 기재의 발명에서 상기 등화 증폭기와 상기 타이밍 발생기와 상기 프리 앰프는 단일의 모듈에 수용되어 있다.
청구범위 제 24 항 기재의 발명에서 상기 수신기는 상기 프리 앰프의 출력에 설치된 제 1 출력 버퍼 회로와, 상기 등화 증폭기의 출력에 설치된 제 2 출력 버퍼 회로를 추가로 가지며, 제 1 및 제 2 출력 버퍼 회로는 동일 회로 구성이다.
청구범위 제 25 항 기재의 발명에서는 입력 신호를 증폭하는 제 1 트랜지스터와,
상기 제 1 트랜지스터의 콜렉터로부터 출력되는 출력 신호를 증폭하는 제 2 트랜지스터와,
저항 소자와 제 3 트랜지스터의 병렬 회로를 가지며, 상기 제 2 트랜지스터의 에미터와 제 1 트랜지스터의 베이스와의 사이에 설치된 클램프 회로와,
상기 제 2 트랜지스터의 에미터에 접속되고, 에미터 전압의 변화를 상기 제 3 트랜지터의 베이스에 부여하는 피드백 회로를 가진다.
청구범위 제 26 항 기재의 발명에서 상기 프리 앰프는 상기 제 1 트랜지스터의 에미터에 접속되고, 상기 제 1 트랜지스터의 에미터 전압을 소정의 전압에 제어하는 회로를 가진다.
청구범위 제 27 항 기재의 발명에서 상기 프리 앰프는 후속의 차동 증폭기의 한쪽의 입력 단자에 접속되어 있는 버퍼 회로와 동일 회로 구성의 출력 버퍼 회로를 가지며, 해당 출력 버퍼 회로를 통하여 후속의 차동 증폭기의 다른쪽의 입력 단자에 출력 신호를 출력한다.
청구범위 제 28 항 기재의 발명에서 상기 출력 버퍼 회로는 상기 한쪽의 입력 단자에 접속되어 있는 버퍼 회로와 동일한 전원 전압을 받는다.
청구범위 제 29 항 기재의 발명에서는 입력 신호를 증폭하는 제 1 트랜지스터와,
상기 제 1 트랜지스터의 콜렉터로부터 출력되는 출력 신호를 증폭하는 제 2 트랜지스터와,
저항 소자와 제 3 트랜지스터의 병력 회로를 가지며, 상기 제 2 트랜지스터의 에미터와 제 1 트랜지스터의 베이스와의 사이에 설치된 클램프 회로와,
후속 차동 증폭기의 한쪽의 입력 단자로 접속되어 있는 버퍼 회로와 동일회로 구성의 출력 버퍼 회로를 가지며, 해당 출력 버퍼 회로를 통하여 후속의 차동 증폭기의 다른쪽의 입력 단자에 출력 신호를 출력하는 프리 앰프이다.
청구범위 제 30 항 기재의 발명에서 상기 출력 버퍼 회로는 상기 한쪽의 입력 단자에 접속되어 있는 버퍼 회로와 동일한 전원 전압을 받는다.
청구범위 제 1 기재의 발명에 의하면, AGC회로가 출력하는 상보 신호의 제 1 신호 및 제 12 신호의 차에 따른 제 1 차분 신호를 생성하고, 이것을 제 1 기준 전압과 비교하여 그 오차를 참조 신호로서 상기 AGC 회로에 출력한다. 제 1 기준 전압을 적당한 값으로 설정하면, 상기 참조 전압은 상기 수신 신호의 진폭의 거의 중심에 위치하도록 변화하고, 상기 AGC회로의 오프셋을 보상할 수 있다. 따라서, 펄스 폭의 변동이 있더라도, 참조 전압이 신호의 중심치에 유지되어 후속의 식별 동작을 확실히 행할 수 있다.
청구범위 제 2 항 기재의 발명에서 상기 제 1 및 제 2 신호의 어느 한쪽의 신호를 레벨 시프트한 다음, 상기 제 1 및 제 2 신호의 차에 따른 상기 제 1 차분 신호를 출력한다. 레벨 시프트는 예컨대 청구범위 제 3 항, 청구범위 제 5 항 및 청구범위 제 6 항에 기재한 바와 같이, 제 1 및 제 2 신호의 논리부 신호 레벨(예컨대, 논리 0 의 레벨)을 일치시켜서, 그 오프셋에 기인한 오차를 검출하는 작용을 가진다.
청구범위 제 4 항 기재의 발명에서 상기 제 1 차분 신호를 피크 정류하는 것으로, 이 신호의 피크 레벨을 검출하고, 이것을 상기 제 1 기준 전압을 비교하는 것으로 오차를 검출하고 있다.
청구범위 제 7 항 기재의 발명에서 상기 제 1 및 제 2 신호의 어느 한쪽의 신호를 저항 소자에 통과시키는 것으로 레벨 시프트를 행하고 있다.
청구범위 제 8 항 기재의 발명에서 AGC회로의 이득을 제 1 및 제 2 신호의 차에 따른 제 2 차분 신호를 검출하고, 해당 제 2 차분 신호와 제 2 기준 전압을 비교하여 그 오차에 상당하는 이득 제어 신호로 제어하기로 하고 있다.
청구범위 제 9 항 기재의 발명에서 상기 등화 증폭기는 상기 제 1 및 제 2 신호의 다른쪽의 신호를 레벨 시프트하여, 논리 1 의 신호 레벨이 일치하도록 한 다음 제 2 차분 신호를 생성하고 피크 정류하여 제 2 기준 전압과 비교한다. 비교하여 얻어진 오차가 이득 제어 신호로서 AGC회로에 부여되고, 이득을 제어하여, AGC회로의 출력인 제 1 및 제 2 신호의 레벨이 일정하게 되도록 제어된다.
청구범위 제 10 항 기재의 발명에서는 상기 제 1 신호를 피크 정류한 신호와 제 2 신호를 피크 정류한 신호를 비교하는 것으로, 각각의 신호의 피크를 고려한 오프셋을 검출할 수 있고, 제 1 및 제 2 신호의 레벨이 급변하더라도, 참조 전압을 수신 신호의 중심에 설정할 수 있다.
청구범위 제 11 항 기재의 발명에서는 상기 AGC회로를 다른 이득을 갖는 제 1 및 제 2 차동 증폭회로를 가지도록 하고, 이들을 선택적으로 구동하는 것으로 이득을 제어하도록 하고 있다.
청구범위 제 12 항 기재의 발명에서는 상기 AGC회로의 상기 제 1 및 제 2 차동 증폭기에 별도로 정전류원 회로를 설치하고 있기 때문에, 초대 이득에서 최소 이득의 범위로 안정되게 AGC동작을 행할 수 있게 된다.
청구범위 제 13 항 기쟁,l 발명에서는 등화 증폭기의 전단에 접속되는 버퍼 회로와 이것과 동일 회로 구성의 버퍼 회로와는, 전원 잡음 등의 외래 잡음을 동일하도록 받고, 따라서 AGC 회로의 2 개의 입력 전압(상보 신호)과 동일하도록 변동된다(동상으로 변동한다). 따라서, AGC회로내에서의 차동 증폭 동작에 의해, 2 개의 입력 전압의 변동은 상쇄되고, 외래 잡음의 영향을 배제할 수 있다.
청구범위 제 14 항 기재의 발명에 의하면, 상기 구성의 등화 증폭기를 이용한 수신기이므로, 상기 각 청구범위에 기재의 작용·효과를 구비한 수신기를 구성할 수 있다.
청굽범위 제 15 항 기재의 발명에서는 상기 식별기를 구성하는 마스터/슬레이브형 플립플롭 회로의 차동 증폭기에 병렬로, 클록 신호로 제어되는 트랜지스터를 설치하고 있기 때문에, 식별기가 필요로 하는 전원 전압이 낮더라도 동작을 보증 할 수 있다.
청구범위 제 16 항 기재의 발명에서는 프리 앰프를 구비한 수신기를 구성할 수 있다.
청구범위 제 17 항 기재의 발명에서는 제 2 트랜지스터의 에미터 전압을피드백하여 제 3 트랜지스터를 제어하는 것으로, 클램프 회로의 클램프 전압을 제 3 트랜지스터의 베이스·에미터 전압보다도 낮은 전압으로 설정하고, 저전원 전압화에 대응할 수 있다.
청구범위 제 18 항 기재의 발명에서는 제 1 트랜지스터의 에미터 전압을 소정의 전압으로 제어하는 것으로, 다이오드를 제 1 에미터에 접속하여 얻어지는 고정 에미터 전압과는 다른 에미터 전압을 설정할 수 있고, 저전원 전압화에 대응할 수 있다.
청구범위 제 19 항 기재의 발명에서는 정전류원 회로내의 저항과 다이오드를 갖는 기준 회로에서 생성한 2 개의 전압차를 이용하여, 수신기 내부의 정전류원 회로를 제어하고, 정이득화가 가능하게 되는 동시에, 이 회로에 청구범위 제 18 항 기재의 회로를 부가하는 것으로, 장치 내부에서 일정한 전류 또는 전압을 발생시킬 수 있고, 별도의 외부에 전원을 필요로 하지 않는다.
청구범위 제 20 항 기재의 발명에서는 외부 부착의 저항 소자를 설치하는 것으로, 정전류치 또는 정전압치를 외부로부터 제어할 수 있다.
청구범위 제 21 항 기재의 발명에서는 전단의 차동 증폭기의 출력 전압을 제어하는 것으로, 후단의 차동 증폭기의 콜렉터 전압을 일정하게 제어할 수 있고, 외부로 출력하는 신호 레벨을 일정하게 유지할 수 있다.
청구범위 제 22 항 기재의 발명에서는 상기 등화 증폭기와 상기 타이밍 발생기를 수용하는 모듈을 제공할 수 있다.
청구범위 제 23 항 기재의 발명에서는 상기 등화 증폭기와 상기 타이밍 발생기와 상기 프리 앰프를 수용한 모듈을 제공할 수 있다.
청구범위 제 24 항 기재의 발명은 청구범위 제 13 항 기쟁,l 발명과 같은 작용 및 효과를 가진다.
청구범위 제 25 항 기재의 발명은 청구범위 제 17 항 기재의 발명과 같은 작용 및 효과를 가진다.
청구범위 제 26 항 기재의 발명은 청구범위 제 18 항 기재의 발명과 같은 작용 및 효과를 가진다.
청구범위 제 27 항 기재의 발명은 청구범위 제 13 항 기재의 발명과 같은 작용 및 효과를 가진다.
청구범위 제 28 항 기재의 발명은 전원 잡음에 대하여, 후속의 차동 증폭기의 2 개의 입력 전압이 동일하도록(동상으로)변동한다. 따라서, 차동 증폭 동작에 의하여 동상 변동은 상쇄된다.
청구범위 제 29 항 기재의 발명은 청구범위 제 13 항 기재의 발명과 같은 작용 및 효과를 가진다.
청구범위 제 30 항 기재의 발명은 청구범위 제 28 항과 같은 작용 및 효과를 가진다.
제 1 도는 본 발명의 일시예에 의한 등화 증폭기를 포함하는 광수신기를 도시한 블록도이다. 수광 소자(1)는 광입력 신호를 전류 신호(S1)로 변환한다. 프리 앰프(2)는 전류 신호(S2)를 증폭한다. 프리 앰프(2)의 입출력간에는 귀환 저항(Rf)과 이것에 병렬로 접속되어 다이오드(D1)를 갖는 귀환 회로가 접속되어 있다. AGC(Automatin Gain Control)회로(3)는 프리 앰프(2)의 출력 신호(S2)로부터 각각 일정 진폭의 정전 신호(S3) 및 반전 신호(S4)를 출력한다. 오프셋 보상 회로(4)는, 정전 신호(S3) 및 반전 신호(S4)를 입력하고, 한쪽의 신호의 기준 전압으로부터의 오차를 검출하여,오차를 참조 전압으로서 AGC회로(3)에 출력한다. 이득 제어 회로(5)는 정전 신호(S3) 및 반전 신호(S4)를 입력하고, 다른쪽 신호의 기준 전압으로부터의 오차를 검출하여, 오차를 이득 제어 전압으로서 AGC회로(3)에 준다. 펄스 폭 보상 회로(6)는 정전 신호(S3) 및 반전 신호(S4)를 입력하여 각각의 기본파 성분을 추출하여 펄스 폭을 보상한다. 또, 여기서는 AGC회로(3), 오프셋 보상 회로(4) 및 이득 제어 회로(5)로 등화 증폭기를 구성하고 있다.
제 1 도의 등화 증폭기의 동작을 제 2 도의 동작 파형도를 참조하여 설명한다.
먼저, 수광 소자(1)에 의해 광-전류 변환된 광입력 신호에 대한 전류 신호(S1)를, 귀환 저항(Rf)과 다이오드(D1)를 구비한 프리 앰프(2)에 의해 전압 신호(S2)로 변환한다. 이 프리 앰프(2)의 출력 신호(S2)는 AGC회로(3)의 정전 신호(S3) 및 반전 신호(S4)를 입력하고, 이들 중의 한쪽 신호의 기준 전압으로부터의 오차를 검출하여, 참조 전압(S5)으로서 AGC회로(3)에 준다. 따라서, 참조 전압(S5)은 AGC회로(3)로부터 출력되는 정전 신호(S3) 및 반전 신호(S4) 중의 한쪽 신호의 예컨대 0 레벨을 기준 전압에 맞출 수 있으므로, 참조 전압은 입력 신호(S2)의 진폭의 중심치가 되도록 귀환이 걸리게 된다.
따라서, 광입력 신호의 수신 레벨이 급변한 경우, 프리 앰프(2)의 출력 신호(S2)의 파형은 제 42 도의 종래예와 같이 제 2 도(b)에 도시한 바와 같은 파형이 되고, AGC회로(3)로부터 출력되는 파형은 동일 도면(c)에 도시한 바와 같은 파형이 된다. 참조 전압(S5)은 동일 도면(b)에 점선으로 도시한 바와 같은 진폭의 중심치에 제어되므로(DC오프셋이 보상된다), 이 참조 전압(S5)을 중심으로 하여 증폭을 행하는 AGC 회로(3)의 출력 파형은 제 43 도(b)에 도시한 바와 같은 잡음 또는 변동의 영향을 받지 않고서 끝난다.
이득 제어 회로(5)는 정전 신호(S3)와 반전 신호(S4) 중의 다른쪽(오프셋 보상 회로(4)에서 이용되고 있지 않은 쪽의 신호)의 기준 전압으로부터의 오차를 검출하여, AGC회로(3)의 이득을 제어하는 제어 신호를 출력한다.
이렇게 하여, AGC 회로(3)로부터 출력된 파형은 펄스 폭 보상 회로(6)에 있어서 기본파가 추출되고(제 2 도(d)), 다시 이 기본파 성분에서 펄스를 생성하면, 동일 도면(e)에 도시한 바와 같은 마크율 1/2의 펄스 폭 보상 파형(S6)을 재생할 수 있고, 후단의 식별기(제 39 도 참조)에 있어서는 정확한 논리 식별을 행하는 것이 가능하다.
제 3 도는 펄스 폭 보상 회로(6)의 동작을 도시한 파형도이다. AGC회로(3)의 출력 파형에 대하여 기본파가 예컨대 로우 패스 필터에 의해 추출되어, 마크율 1/2의 정상적인 펄스를 얻을 수 있게 된다.
제 4 도는 입력 수신 파워가 급변했을 때의 동작 파형도이다. 광입력 파형(S1)이 동일 도면(a)에 도시한 바와 같이 급변했을 경우, 이 급변 속도보다도 오프셋 보상 회로(4) 및 이득 제어 회로(5)의 응답 속도를 빠르게 설정하는 동시에, 오프셋 보상 회로(4)의 응답 속도를 이득 제어 회로(5)의 응답 속도보다 더욱 빠르게 설정해 두면, 프리 앰프(2)의 출력 파형(S2)이 광입력 파형(S1)에 의해서 동일 도면(b)에 도시한 바와 같이 변동하고, 참조 전압(S5)도 동일하게 변화하였다고 하더라도, 동일 도면(c)에 도시한 바와 같이 AGC회로(3)의 출력 파형(S3), (S4)는 항상 일정 진폭으로 제어하는 것이 가능하다.
이와 같이, 종래의 기술에서는 프리 앰프는 펄스 폭 변동에 의해 거의 다이나믹 레인지가 결정되고 있었는지가, 상기 본 발명의 실시예에 의하면, 프리 앰프가 펄스 폭 변동이 생기더라도 그 후단에서 흡수가 가능하므로, 다이나믹 레인지를 크게 취할 수 있게 된다.
제 5 도는 제 1 도에 도시한 구성의 등화 증폭기의 회로도이다. 이 실시예에서는 AGC회로(3)는 AGC 앰프(31)와 레벨 시프트 회로(32)로 구성된다. AGC 앰프(31)는 버퍼로서의 트랜지스터(Q1), (Q2)와, 이득을 갖는 차동 증폭기A1와, 이득을 가지지 않은 차동 증폭기A2와, 이것들의 차동 증폭기(A1, A2)을 각각 제어함으로써 전류비를 변환시키기 위한 트랜지스터(Q3,Q4)로 구성되어 있다. 레벨 시프트 회로(32)는 차동 증폭기(A1)로 접속된 버퍼로서의 트랜지스터(Q5,Q6)와 레벨 시프트용의 정항 (r1,r2)을 가진다.
오프셋 보상 회로(4)는 레벨 시프트 회로(32)로부터 출력된 정전 신호와 반전 신호를 입력신호(2)로 하는 앰프(41)와, 이 앰프(41)의 출력 신호(3)(2 출력중의 한쪽)을 피크 정류하기 위한 다이오드(D2) 및 콘덴서(C1)와, 이피크 정류된 신호를 기준 전압(Vr1)과 비교하여 참조 전압(S5)을 AGC 앰프(31)의 트랜지스터(Q2)에 부여하기 위한 앰프(42)로 구성된다.
이득 제어 회로(5)는 레벨 시프트 회로(32)로부터의 반전 신호와 레벨 시프트된 정전 신호를 입력 신호(4)로서 입력하는 앰프(51)와, 이 앰프(51)의 출력 신호(5)(2 출력중의 한쪽)을 피크 정류하기 위한 다이오드(D3) 및 콘덴서(C2)와, 이 피크 정류 회로의 출력 신호를 기준 전압(Vr2)과 비교하여 그 오차 전압을 정전 신호와 반전 신호의 형태로, AGC 앰프(31)의 트랜지스터(Q3,Q4)에 부여하는 앰프(52)로 구성된다.
펄스 폭 보상 회로(6)는 로우패스 필터(LPF)(61), 바이어스 회로(62) 및 리미터(63)를 가진다. 로우패스 필터(61)는 트랜지스터(Q5)로부터의 반전 신호의 저주파수 신호 성분을 통과시키기 위한 저항(r3) 및 콘덴서(C3)와, 트랜지스터(Q6)로부터의 정전 신호의 저주파수 성분을 통과시키기 위한 저항(r4) 및 콘덴서(C4)로 구성되어 있다. 바이어스 회로(62)는 도시한 바와 같이 전운 Vcc을 분압하여 바이어스 전압을 생성하는 저항을 가진다. 로우패스 필터(61)와 바이어스 회로(62)와의 사이에는 버퍼로서 기능하는 트랜지스터(Q7,Q8)과, 직류 성분만을 취출하기 위한 콘덴서(C5,C6)가 설치되어 있다. 리미터(63)는 차동 증폭기(A3)를 가지며, 그 트랜지스터의 베이스에 주어지는 정전 신호 및 반전 신호를 증폭하고, 후단의 식별기(도시 생략)에 출력한다.
다음에, 제 5 도에 도시한 회로의 동작에 관해서, 제 6 도, 제 5 도 및 제 8 도에 도시한 동작 파형도를 참조하여 이하에 설명한다.
우선, 제 6 도를 참조하여 오프셋 보상 회로(4)의 동작을 설명한다. AGC 앰프(31)로부터 트랜지스터(Q5,Q6)의 각 에미터를 통하여 출력된 파형(1)(제 6 도(a))은 레벨 시프트 회로(32)의 저항 (r1,r2) 및 각각의 정전류원(Io)의 존재에 의해, 앰프(41)의 입력 신호(2) 중의 정전 신호(실선으로 도시)는 트랜지스터(Q6)의 에미터에 의해 그대로 주어지지만, 점선으로 도시한 반전 신호는 저항(r1)을 통하여 주어지기 때문에, 반전 신호만 R×Io의 레벨 시프트를 받는다. 또, R은 저항(r1)의 저항치이다. 따라서, 제 6 도(b)에 도시한 바와 같이, 정전 신호와 반전 신호의 0 레벨이 일치하돌고 제어된 신호가 레벨 시프트 회로(32)로부터 얻어진다.
제 6 도(b)에 도시한 2 개의 신호(2)가 앰프(41)에서 증폭되고, 그 차분 신호(3)(동일 도면(c)의 절선 *)가 다이오드(D2)에 주어진다. 또, 절선 * 으로 나타낸 차분 신호는 기준 전압(Vr1)부근만을 확대하여 도시한 것이다. 또한, 설선 ** 도 앰프(41)로부터 출력되는 차분 신호이지만, 오프셋 보상 회로(4)에서는 사용하지 않기 때문에, 제 6 도(c)에서는 〔 〕 내에 묶고 있다.
이렇게 하여 앰프(41)가 출력하는 차분 신호(3)는 다이오드(D2)와 콘덴서(C1)에서 피크 정류되고, 반전 신호(제 6 도에서 점선으로 도시한 신호)의 피크 검출 출력(제 6 도(c)에서 실선으로 도시)이 생성된다. 오프셋 보상 회로(4)의 앰프(42)는 피크 검출 출격을 기준 전압(Vr1)과 비교하여, 그 오차를 참조 전압(S5)으로서, AGC 앰프(31)의 트랜지스터(Q2)의 베이스로 출력된다.
제 7 도는, 제 5 도에 도시한 이득 제어 회로(5)의 동작을 도시한 동작 파형도이다. 이득 제어 회로(5)의 동작은 오프셋 보상 회로(4)의 동작과 동일하지만, 다음 사항이 다르다. 이득 제어 회로(5)는 반전 신호가 아니고, 정전 신호만을 R×Io 만큼 레벨 시프트한 신호(4)를 앰프(51)에 준다(제 7 도(a), (b) 참조). 제 7 도에 도시한 동작에서는 정전 신호와 반전 신호의 1 레벨이 일치하도록 제어된다.
따라서, 이 이득 제어 회로(5)에 있어서는 앰프(51)로부터의 차분 신호(5)는 피크 정류되고 또한 앰프(52)에 있어서 기준 전압(Vr2)과의 오차를 취함으로써, 오차 전압의 정전 신호와 반전 신호가 각각 AGC 앰프(31)의 트랜지스터(Q3), (Q4)에 주어지게 된다. AGC 앰프(31)에서는 앰프(42)로부터의 참조전압(S5)에 근거하여 앰프(52)로부터의 오차분신호에 의해트랜지스터(Q3)와 (Q4)의 전류비를 바꿈으로써, 이득을 갖는 차동 증폭기(A1)와 이득을 가지고 있지 않은 차동 증폭기(A2)를 적당히 선택하여, 가장 적합한 이득이 되도록 동작이 행해진다.
제 8 도는 제 5 도에 도시한 펄스 폭 보상 회로(6)의 동작을 도시한 동작 파형도이다. 지금, 레벨 시프트 회로(32)로부터의 정전 신호 및 반전 신호는 제 8 도(a)에 도시한 바와 같이 수신 레벨이 높고, 프리 앰프(2)의 다이오드(D1)에 의해서 클램프된 것에 의해, 펄스 폭이 열화한 것으로 가정한다. 따라서, 이와 같은 AGC 출력 파형(1)을 입력하는 로우패스 필터(61)는 제 8 도(b)에 도시한 바와 같이, 데이터를 둔해지도록 작용한다. 이와 같은 로우패스 필터(61)에 의해서 둔해진 아날로그 신호를 트랜지스터(Q7), (Q8) 및 콘덴서(C5), (C6)를 통하여 용량 결합하여 직류분을 제거하여 바이어스 회로(62)에 의해 바이어스를 다시 걸면, 제 8 도(c)에 도시한 바와 같은 정현파이고 또한 정전 신호와 반전 신호의 평균치가 일치한 신호(7)를 얻을 수 있다. 따라서, 이와 같은 신호(7)를 리미터(63)를 통과시킴으로써, 제 8 도(d)에 도시한 바와 같은 마크율 1/2의 정상적인 펄스(8)를 얻를 수 있게 된다.
제 9 도는 제 5 도에 도시한 본 발명의 실시예의 실장예를 도시한 도면이다. 제 9 도중 전술한 구성 요소와 동일한 것에는 동일한 참조 번호를 부여하고 있다. 모듈(70)은 수신기로서 기능하고, 기판상에 등화 증폭기(EQL)/식별기(FF) IC73(이하 3R-IC73이라고 한다) 및 3R-IC73에 대하여 외부 부착된 클록 신호(CLK)추출용 협대역 소자(74)가 탑재되어 있다. 3R-IC73과 협대역 소자(74)로서, 등화(Reshaping), 식별(Regeneration) 및 재생 (Retiming)의 소위 3R 기능을 제공한다. 이와 같은 모듈(70)의 전단에 동일 패키지에 수용된 수광 소자(1)와 프리 앰프(2)가 접속된다. 수광 소자(1)는 광섬유(72)에 접속되어, 전송되어 오는 광신호를 수광한다. 또, 수광 소자(1)와 프리 앰프(2)를 모듈(70)의 기판상에 설치하고, 이들을 3R-IC73과 협대역 소자(74)와 함께 전체를 모듈화해도 좋다. 모듈(70)은 전원 단자 Vcc, 접지 단자 GND, 데이터 단자 DATA, 클록 신호 단자 CLK 및 알람 단자 ALM를 가지며, 각각 대응하는 회로 또는 장치로 접속된다. 또한, 협대역 소자(74)는 예컨대, 탄성 표면과 디바이스(SAW) 또는 마이크로칩 필터(MCF)등으로 구성된다.
제 10 도는 3R-IC73의 내부 구성을 도시한 도면이다. 또, 제 10도중, 전술한 구성 요소와 동일한 것에는 옹일한 참조 번호를 부여하고 있다. 광섬유(1)를 저니송받아 온 광입력 신호는 수광 소자(2)로 광/전류 변환되고, 그 전류 신호는 프리 앰프(2)에서 식별기(18)가 식별가능한 레벨의 전압 신호로 변환되고, 등호가(EQL)(82)에 주어진다. 등화기(82)는 제 1 도에 도시한 AGC 앰프(3) 및 펄스폭 보상 회로(6)에 상당하고, 제 5 도에 도시한 AGC 앰프(31), 레벨 시프트 회로(32), LPF(61), 바이어스 회로(62) 및 리미터(63)에 상당한다. 또, 제 10 도에서는 편의상, 오프셋 보상 회로(DCF)(4) 및 이득 보상 회로(AGC-CONT)(5)는 등화기(82)의 출력 신호를 입력한 바와 같이 도시되어 있지만, 실제로는 제 1 도 및 제 5 도에 도시한 바와 같다.
비선형 회로(76)는 등화기(82)의 출력 파형의 시작 및 에지를 검출하여 전송 속도의 2 배의 성분을 갖는 신호를 생성하고, 협대역 특성을 갖는 협대역 소자(74)에 출력한다. 협대역 소자(74)는 전송 속도의 2 배의 성분만을 추출한다. 타이밍 발생기(TIM)(78)는, 전송 속도의 2 배의 성분으로부터 콜록 신호(상보 신호CLK,)를 생성하고, 식별기(18) 및 버퍼(79)에 출력한다. 식별기(18)는 플림플롭(FF)으로 구성되고, 클록 신호에 동기하여 등화기(82)의 출력 신호를 식별하고, 버퍼(BUFF)(77)를 통하여 모듈 외부(다음 단의 로직 회로)에 상보 데이터 신호 DATA,를 출력한다. 또, 타이밍 발생기(78)에서 생성한 클록 신호는 버퍼(79)를 통하여 모듈 외부에 CLK,로서 출력된다. 알람 회로(75)는 등화기(82)의 출력신호를 감시하여, 소정의 이상, 예를 들면, 소정 레벨을 넘는 신호가 출력된 경우에는 외부에 알람 신호 ALM를 출력한다.
제 10 도에 있어서, 사선으로 나타낸 블록, 즉 버퍼(77) 및 (79)는 후술하는 진폭 일정 회로를 채용하는 것이 바람직한 회로이다. 또한, 망점을 붙인 블록, 즉 등화기(82), 식별기(18) 및 타이밍 발생기(78)는 후술하는 이득 일정 회로를 채용하는 것이 바람직한 회로이다.
제 9 도에 도시한 모듈에 공급하는 전원 전압은 임의이고, 제 5 도에 도시한 회로 구성을 이용한 경우에는 통상 이용되고 있는 5V 전후의 전원 전압을 사용할 수 있다. 그렇지만, 5V 보다 낮은 저전원 전압(예를 들면, 3V전후)을 사용하는 경우에는 제 5 도에 도시한 회로 구성과는 별도의 이하에 설명하는 회로 구성을 사용하는 것이 바람직하다.
처음에, 저전원 전압 대응의 프리 앰프의 구성에 관해서 설명한다.
제 9 도에 도시한 프리 앰프(2)로서, 제 41 도에 도시한 회로 구성을 이용한 경우, 다이오드(C11), 트랜지스터(Tr1)의 베이스·에미터 전압 및 트랜지스터(Tr1) 및 (Tr2)의 베이스·콜렉터 전압을 각각 0.8V로 하면, 적어도 전원 전압은 3.2V 필요하고, 3V의 저전원 전압에서는 프리 앰프(2)를동작시킬 수 없다.
제 11 도는, 저전원 전압 대응의 프리 앰프로 하기 위해서, 제 41 도에 도시한 다이오드(D11) 및 (D12)을 삭제하는 동시에, 트랜지스터(Tr1)의 에미터 전압(직류 바이어스)을 고정하지 않고 가변으로 한 구성의 회로를 도시한다. 제 11 도에 있어서, 제항(R1),(R2)에 흐르는 전류를 각각 IR1,IR2로 하면, 트랜지스터(Q16)의 베이스·에미터 전압VBEQ16은, 다음과 같다.
트랜지스터 Q16 의 콜렉터 전압 VCQ16은
여기서, IR1=IR2로 하면,
식(1)에 의해 식(3)은
VCQ16=VBQ14이므로,
여기서, VBE=VBEQ16=VBEQ14이고, 또한 VEQ14=VEQ11이므로, 식(5)는,
가 된다. 따라서, 트랜지스터(Q11)의 에미터 전압 VEQ11은, 식(6)보다 트랜지스터 베이스·에미터 전압 VBE에 대한 R1와 R2 의 저항비에 의해서 임의로 결정할 수 있다. 또한, 수광 소자(1)에 의해 대전류가 흐르는 경우, 귀환 저항(Rf)에 의한 전압 강하로 트랜지스터(Q13)의 에미터 전압이 접지 레벨로 되어 버리고, 트랜지스터(Q13)에 전류가 흐르지 않고 정상적인 회로 동작을 행하지 않게 된다. 이것을 막기 위해서, 귀환 저항(Rf)에 병렬로 다이오드(Q15)(다이오드 접속된 트랜지스터)를 접속하고, 귀환 저항(Rf)에 의한 전압 강하가 0.8V=VEQ15에 있어서 클램프를 행하여, 다이나믹 레인지를 취할수 있도록 한다.
트랜지스터(Q11)의 베이스 전압은 그 에미터 전압 VEQ11에 대하여 VBE11전압만큼 오른 값이므로,
트랜지스터(Q3)의 에미터 전압은, 클램프된 상태에 있어서 트랜지스터(Q11)의 베이스 전압보다 다이오드의 VBEQ15(클램프 전압만큼) 내려 간 값이 된다. 즉,
식(7), (8)에 의해 VEQ13은,
가 된다. VEQ11는 0.8V 이하에서 적당한 값을 취할 필요가 있고, 다시 다이나믹 레인지를 벌기 위해서는 클램프 전압을 0.8V보다 작은 값으로 임의로 설정할 수 있도록 할 필요가 있다.
그래서, 클램프 동작을 행하는 트랜지스터(Q5)를 제 12 도에 도시한 바와 같이 접속한다. 제 12 도의 회로 구성에서는 트랜지스터(Q15)의 베이스 전압 VBQ15을 제어하고, 클램프 전압을 임의로 설정한다.
지금, 수광 소자(1)에 전류가 흘러 귀한 저항(Rf)의 전압 강하에 의해 VBQ18의 △V의 전압 변화가 생겼다고 한다. 이 때의 전압을 VBQ18'로 하면,
저항 R7, R8에 흐르는 전류를 각각 IR3, IR5로 하고, 트랜지스터 Q17, Q18, Q19, Q20, Q21, Q22의 베이스·에미터 전압을 모두 VBE로 하면, 다음식을 얻을 수 있다.
트랜지스터 Q20, Q21에 의한 커런트 미러에 의해, IR3=IR5이므로, 식(12)는
역시, R9=R10이다.
여기서, R9+R8=R7가 되도록 저항치를 정하면, 식(13)은
트랜지스터(Q15)의 베이스 전압은 트랜지스터(Q22)의 에미터 플로워에 의해, 식(14)을 이용하여,
따라서, 식(10)에 의해 식(15)는
지금, 직류 바이어스 상태에 있어서 트랜스터(Q15)의 전압 관계는 VBQ17=VBQ18로 하면,
다음에, △V의 변화가 있는 상태에 있어서, 트랜지스터(Q15)의 전압 관계는 VBQ17=VBQ18로 하면,
식(16)에 의해,
로 나타낼 수 있다. 이 상태에 있어서의 VBEQ15는 식(19), (20)에 의해,
식(21)에 있어서, VBEQ15=0.8V에서 트랜지스터(Q15)는 동작하므로, △V=0.4V시에 클램프 동작을 행한다. △V 는 VBQ17과 VBQ18과의 차이 전압에 의해, 임의로 설정할 수 있다.
제 13 도는 제 12 도에 도시한 프리 앰프의 동작을 도시한 동작 파형도이다. 제 12 도(A)에 도시한 수광 소자(1)의 출력 전류에 대하여, 트랜지스터(Q13)의 에미터 전압은 제 12 도(B)에 도시하게 된다. 트랜지스터(Q15)는 귀환 저항(Rf)의 양단의 전위를 0.8V에 클램프하고, 이때의 트랜지스터(Q13)의 에미터 전위는 접지 전위를 넘는 전위이다. 제 13 도(B)에 도시한 신호가 트랜지스터(Q18)에 입력되면, 그 출력 파형은 제 13 도(C)에 도시하게 된다. 이 출력 파형의 변화에 의해, 트랜지스터(Q18),(Q19) 및 (Q21)에 흐르는 전류가 감소하여 그 변화가 커런트 미러 회로(Q20)에도 나타나고, 제 13 도(D)에 도시한 바와 같이, 트랜지스터(Q22)의 베이스 전위는 상승한다.
이 변화는 에미터 폴로워 트랜지스터(Q22)를 경유하여, 클램프용의 트랜지스터(Q15)의 베이스에 입력된다. 따라서, 트랜지스터(Q15)의 베이스 전위는 VEQ11+VBE+△V가 된다. 따라서, 트랜지스터(Q15)의 에미터의 변화와 베이스의 변화가 같아지고, 종래 트랜지스터(Q15)를 다이오드 접속한 경우, 트랜지스터(Q15)의 에미터는 순방향 다이오드 전압인 0.8V에서 클램프가 걸려 있었지만, 제 12 도에 도시한 회로 구성에 의하면, 제 13 도(E)에 도시한 바와 같이, 트랜지스터(Q15)의 에미터가 0.4V전압 강하하면 동시에 베이스 전압이 0.4V 상승하므로, 트랜지스터(Q15)가 온으로 된다. 따라서, 에미터의 변화를 0.8V이하로 할 수 있다.
제 14 도는 제 12 도에 도시한 회로 구성의 직류 바이어스 전원 VEQ11과 VBQ17을 트랜지스터 회로에서 구성한 예이다. 직류 바이어스 전원VEQ11은 제 11 도에 도시한 트랜지스터(Q14) 및 (Q16)을 갖는 회로로 구성되고, 직류 바이어스 전원 VBQ17은 트랜지스터(Q23)와 저항(R12)로 구성된다. 제 14 도에 도시한 회로에서, (1) 직류 전압 VEQ11=0.4V로 하고, (2) 클램프 전압 △V=0.4V로 하기 위해서는 이하가 성립할 필요가 있다. 우선, 조건(1)에 관해서는 전술의 식(6)에 있어서, VEQ11=0.4V, VBE11=0.8V로 하면,
따라서, 식(20)이 성립되면, 조건(1)은 성립한다. 조건(2)은 전술의 VBQ17=VBQ18로 하면 성립한다.
제 15 도는 제 14 도의 회로 구성에 있어서, 수광 소자(1)의 전류를 IPD로 하고, 프리 앰프의 출력 전압 VOUT과의 관계를 도시한 그래프이다. VOUT가 클램프 동작 전압이 될 때까지는 귀환 저항(Rf)에 의한 리니어인 특성이지만, 클램프 동작 시는 트랜지스터(Q15)가 동작하여, 베이스·에미터간의 다이오드 V-I 특성이 된다. 이 방법에서 클램프시키면, 다이나믹 레인지를 크게 얻을 수 있음을 알 수 있다.
다음에, 예컨대 3V의 저전압 정전원을 이용하는 경우에 적합한 AGC 회로(3)의 회로 구성에 관하여 설명한다.
제 16 도는 제 5 도에 도시한 AGC 앰프(31)를 떼어낸 회로도이다. 전술의 차동 증폭(A1)는 트랜지스터(Q24)와 (Q25)를 가지며, 차동 증폭기(A2)는 트랜지스터(Q26)와 (Q27)을 가진다. 트랜지스터(Q24)와 (Q25)의 콜렉터는 각각 동일 저항치의 저항(R13),(R14)를 통하여 전원선 Vcc로 접속된다. 트랜지스터(Q26)와 (Q27)의 에미터는 각각 동일 저항치의 저항(R15),(R16)을 통하여 트랜지스터(Q4)의 콜렉터에 접속되어 있다. 트랜지스터(Q3)와 (Q4)로 접속되는 제 5 도에 도시한 정전류원은, 트랜지스터(Q28)와 저항(R17)을 가진다.
제 16 도에 도시한 바와 같이, 접지와 전원 Vcc과의 사이에는 저항(R13)또는 (R14)를 통하여 트랜지스터가 3 단으로 접속되어 있기 때문에, 베이스·에미터간 전압을 0.8V로 하면, Vcc=3V에서는 동작하지 않는다.
제 17 도는 Vcc=3V 정도의 저전원 전압에서 동작하는 AGC 앰프(31)의 회로도이다. 제 17 도중, 전술한 구성 요소와 동일한 것에는 동일한 참조 번호를 부여하고 있다. 이득이 있는 작동 증폭기(AMP1)의 태랜지스터(Q24)와(Q25)에 대하여, 각각 병렬로 트랜지스터(Q29)와 (Q30)을 설치하고 있다. 동일하게, 이득이 없는 작동 증폭기(AMP2)의 트랜지스터(Q26)와 (Q27)에 대하여, 각각 병렬로 트랜지스터(Q31)와 (Q32)를 설치하고 있다. 트랜지스터(Q29)와 (Q30)의 베이스는 앰프(52)(제 5 도)의 한쪽의 출력에 접속되고, 트랜지스터(Q31)와 (Q32)의 베이스는 앰프(52)의 다른쪽의 출력으로 접속되어 있다. 트랜지스터(Q29)와 (Q30)의 에미터는 트랜지스터(Q24)와 (Q25)의 에미터에 공통으로 접속되어 있다. 동일하게, 트랜지스터(Q31)와 (Q32)의 에미터는 트랜지스터(Q26)와 (Q27)의 에미터에 공통으로 접속되어 있다.
또한, 트랜지스터(Q29) 및 (Q32)와 (Q30) 및 (Q31)의 콜렉터는 각각 콜렉터 저항(R13) 및 (R14)로 접속되어 있다. 트랜지스터(Q29)∼(Q30)은 신호 진폭을 증폭하는 트랜지스터(Q24)와 (Q25)의 공통의 에미터 전위 및 콜렉터 전위를 가지며, 동일하게 이득을 제어하는 회로를 구성하는 트랜지스터(Q31)와 (Q32)는 신호 진폭을 증폭하는 트랜지스터(Q26)와 (Q27)과 공통의 에미터 전위 및 콜렉터 전위를 가진다. 따라서, 제 16 도의 구성에 비하여, VCC 라인과 접지 라인과의 사이에는 트랜지스터 2 단 구성이 접속되므로, 약 0.8V 낮은 전원 전압으로 동작할 수 있다. 따라서, 예컨대 Vcc=3V이더라도, 제 17 도에 도시한 AGC 앰프는 동작한다.
상술한 바와 같이, 제 17 도에 도시한 작동 증폭기(AMP1)와 (AMP2)는 콜렉터 저항(R13) 및 (R14)를 공통으로 하고 있다. 자공 증폭기(AMP1)와 (AMP2)는 베이스 전위에 차가 생기면 트랜지스터에 흐르는 전류에 변화가 생기고, 출력에 이득배의 차이 전압이 생긴다. 이 전류는 이하의 식으로 나타낸다.
여기서, I2는 트랜지스터(Q24)에 흐르는 전류, Is는 트랜지스터(Q24)의 역포화 전류, q 는 전자의 전하, k는 볼츠만 정수, T는 절대 온도이다.
지금, 제 18 도에 도시한 바와 같은 신호가 제 17 도에 도시한 AGC 앰프에 입력되었다고 하면, 앰프(52)로부터의 제어 전압(CONT1)이 신호 진폭 이하에서, 제어 전압(CONT2)이 신호 진폭 이상의 경우, 제 17 도에 도시한 전류(I4), (I5)는 흐르지 않고, 작동 증폭기(AMP1)의 트랜지스터(Q24), (Q25)는 정상으로 작동 증폭기 동작한다(이득이 상승한다). 이 때, 신호 진폭의 로우 전압보다 4kT/q 이상이면 전류(I4), (I5)는 흐르지 않게 된다. 또, 이 경우는 트랜지스터(Q31), (Q32)는 ON 이 되어 있다. 또한, 제어 전압(CONT1)이 신호 진폭 이상에서, 제어 전압(CONT2)이 신호 진폭 이하인 경우, 전류(I4), (I5)가 흐르고, 작동 증폭기에 신호 입력이 있더라도 전류(I2), (I3)은 흐르지 않으므로 신호는 증폭되지 않는다(이득이 하강 한다). 이와 같이, 제어전압(CONT1),(CONT2)를 제어하는 것으로, AGC 앰프의 이득을 제어할 수 있다.
또, 제 17 도의 구성에 있어서, (AMP1)와 (AMP2)에 각각 독립하여 정전류원을 설치하고 있으므로, 항상 (AMP1)과 (AMP2)에 전류가 흐르고, 최대 이득시나 최소 이득시라도 AGC 기능은 동작한다. 제 16 도의 구성에서는 2개의 앰프에 공통으로 1 개의 정전류원(트랜지스터(Q28))를 설치하고 있기 때문에, 에미터 저항(R15), (R16)이나 AMP2 에 흐르는 전류가 커지면, 이하의 식에 의해 최소 이득 Av가 감소해 버린다.
여기서, Rc는 콜렉터 저항(R13),(R14)의 저항치, RE는 에미터 저항(R15),(R16)의 저항치, re는 트랜지스터(Q26), (Q27)의 에미터 내부 저항이다. 제 17 도에 도시한 구성에서는 전류원을 독립하여 설치하고 있으므로, 이와 같은 최소 이득의 감소는 생기지 않는다.
다음에, 오프셋 보상 회로(4)의 별도의 구성예(제 5 도에 도시한 오프셋 보상 회로(4)와는 다른 회로 구성)을 설명한다.
제 19 도는 오프셋 보상 회로(4)의 다른 구성예를 도시하는 블록도이다. 전술한 구성 요소와 동일한 것에는 동일한 참조 번호를 부여하고 있다. 제 19 도에 도시한 회로 구성은 특별히 저전원 전압을 고려한 것이 아니지만(즉, 예컨대 5V 에서도 3V 에서도 동작 가능하다), 설명의 형편상, 여기서 설명한다.
제 19 도에 도시한 오프셋 보상 회로는 ACC 회로(3)의 반전 출력을 레벨 시프트시키지 않고, 정전 출력과 반전 출력의 양방에 각각 피크 정류를 행하고, 서로의 신호 진폭의 하이 레벨 전압의 차이 전압이 없어지도록 제어를 걸고, 참조 전압이 입력 신호 진폭의 중심치가 되도록 하는 회로 구성이다. ACC 회로(3)의 정전 신호는 다이오드(D21)를 통하여 앰프(42)의 비반전 입력 단자에 주어지고, AGC 회로(3)의 반전 신호는 다이오드(D22)를 통하여 앰프(42)의 반전 입력 단자에 주어진다. 다이오도(D21)와 콘덴서(C7)는 정전 신호의 피크 정류를 행하고, 다이오드(D22)와 콘덴서(C8)는 반전 신호의 피크 정류를 행한다. 앰프(42)는 2 개의 피크 정류 전압치의 차를 참조 전압으로서 AGC 회로(3)에 출력한다. 이것에 의해, 피크 정류 전압치의 차가 제로가 되도록 부(負)귀환이 걸린다.
제 20 도는 제 19 도에 도시한 오프셋 보상 회로의 동작을 도시한 파형도이다. 무신호시는 동일 도면(A)에 도시한 바와 같이, 입력 신호(S11)와 참조 전압(S12)와는 동일 레벨이 있다. 입력 신호가 있으면, AGC 회로(3)의 정전 출력(S13) 및 반전 출력(S14)은 동일 도면(B)에 도시한 바와 같이 변화한다. 앰프(42)의 비반전 입력 단자에 입력되는 정전 신호의 피크 정류 전압(S15)은 제 20 도(C)의 실선으로 나타낸 바와 같이 변화하고, 앰프(42)의 반전 입력 단자에 입력하는 반전 신호의 피크 정류 전압(S16)은 동일 도면(C)의 절선으로 나타낸 바와 같이 변화한다. 앰프(42)는 (S15)과 (S16)의 차이 전압을 참조 전압(S12)으로서 AGC 회로(3)로 피드백한다. 이것에 의해, 피크 정류 전압치(S15)와 (S16)이 일치하도록 하는 피드백 제어가 걸리고, 참조 전압(S12)이 입력 신호(S11)의 진폭의 중심으로 향한다. 최종적으로 이 피드백계가 안정된 점은, 참조 전압이 입력 신호의 중심치가 되고, 전압(S13)과 (S14)는 교체 신호가 되고, 피크치도 일치한다. 이렇게 하여, AGC 회로(3)의 오프셋을 보상할 수 있다.
제 21 도는 제 20 도보다도 조금 긴 시간 경과로 본 신호 변화를 도시한 도면이다. 참조 전압(S12)은 입력 신호(S11)의 진폭의 중심에 위치하도록 제어되고 있다.
다음에, 제 10 도에 도시한 식별기(18)의 구성에 관해서 설명한다.
제 22 도는 식별기(18)의 제 1 구성예의 회로도이다. 제 22 도에 도시한 구성은 Vcc=5V 전후의 전원 전압을 사용하는 경우에 적합하다. 제 22 도에 도시한 식별기(18)는 마스크/슬레이브형 플립플롭(FF)이다. 보다 상세하게는 식별기(18)는 트랜지스터(Q35)∼(Q46)로 이루어지는 작동 증폭기 A∼F 와, 이들 작동 증폭기를 제어하는 작동 증폭기 E, F,와, 이들 작동 증폭기 E,F를 구동하는 전류원 트랜지스터(Q51),(Q54)를 가진다. 또, 작동 증폭기 A,B의 출력을 에미터 플로워로 작동 증폭기 C 로 출력하는 동시에 작동 증폭기 B에 피드백하는 트랜지스터(Q47), (Q48) 및 이들을 구동하는 전류원 트랜지스터(Q52), (Q53)을 가진다. 또 작동 증폭기 C, D 의 출력을 에미터 폴로워로 출력하는 동시에 작동 증폭기 D 에 피드백하는 트랜지스터(Q49), (Q51) 및 이들을 구동하는 전류원 트랜지스터(Q55),(Q56)를 가진다. 또한, (R14)∼(R25)는 각각 도시한 바와 같이 접속된 저항이다. 클록 신호 CLK,는 제 10 도의 타이밍 발생기(78)로부터 출력된 것이다.
제 23 도는 제 22 도의 등가회로이다. 전압 제어 스위치 SW1 는 제 22 도에 도시한 작동 증폭기 A 및 트랜지스터(Q43)에 대응하여, 전압 제어 귀환 앰프 A1는 제 22 도에 도시한 작동 증폭기 B 및 트랜지스터(Q44)에 대응한다. 이 스위치 SW1 와 앰프 A1로 마스크측 회로를 구성한다. 또한, 전압 제어 스위치 SW2 는 제 22 도에 도시한 작동 증폭기 C 및 트랜지스터(Q45)에 대응하고, 전압 제어 귀환 앰프 A2는 제 22 도에 도시한 작동 증폭기 D 및 트랜지스터(Q46)에 대응한다. 이 스위치 SW2 와 앰프 A2로 슬레이브측 회로를 구성한다. 또 제 23 도중, DATA은 제 22 도의 Din,에 상당한다.
제 24 도는 제 23 도의 등가 회로의 동작을 도시한 도면이다. 마스터측 회로에서는 클록 신호의 시작으로 데이터가 변화하고, 슬레이브측 회로에서는 클록 신호 DLK 의 시작으로 데이터가 변화한다. 스위치 SW1 는 클록 신호 CLK가 하이 레벨이 되면 온으로 하고, 스위치 SW1는 입력 데이터를 수신한다. 이 때, 클록 신호는 로우 레벨이므로, 스위치 SW2는 오프하고 있고, 데이터를 마스터측에서 수신하지 않는다. 클록 신호 CLK가 로우 레벨이 되면 스위치 SW1가 오프하여 앰프 A1 이 온으로 하고, 스위치 SW1가 수신한 입력 데이터를 유지(래치)한다. 이 때, 스위치 SW2는 앰프 A1이 유지한 입력 데이터를 수신한다. 클록 신호 CLK가 하이 레벨이 되면 앰프 A2가 온으로 하고, 스위치 SW2가 수신한 데이터를 유지한다. 동시에, 마스터측의 스위치 SW1는 다음 입력 데이터를 수신한다.
이렇게 하여, 재생된 클록 신호 CLK,에서 입력 데이터를 수신, 유지하는 것으로, 입력 데이터를 식별한다.
제 22 도에 도시한 회로는 전원선 Vcc와 접지와의 사이에 3 단의 트랜지스터를 가지므로, 3V 정도의 저전원 전압에서는 기대하는 대로 동작하지 않는다. 예를 들면, 베이스·에미터 전압만큼 0.8V×3=2.4V 필요하다. 또한, 출력 진폭으로서 약 0.2V를 필요로 했을 때, 클록 신호 CLK 및 입력 데이터의 진폭을 고려하면, 트랜지스터의 베이스·콜렉터간이 순바이어스가 되고, 직류 바이어스의 인가가 매우 곤란해진다.
제 25 도는 3V 정도의 저전원 전압에서도 동작하는 식별기(18)의회로도이다. 제 25 도중, 제 22 도에 도시한 구성 요소와 동일한 것에는 동일한 참조 번호를 부여하고 있다. 제 25 도에 도시한 회로의 특징은 클록 신호 CLK,를 입력하는 트랜지스터(Q58)∼(Q61)를 각각 작동 증폭기 A∼D에 병렬로 설치한 것에 있다. 이 구성에 의해, 전원선 Vcc와 접지와의 사이에는 트랜지스터가 2 단 접속되게 되고, 제 22 도보다도 낮은 전원 전압으로 동작할 수 있다.
트랜지스터(Q58),(Q61)는 클록 신호 CLK를 입력하고, 트랜지스터(Q59),(Q60)는 클록 신호를 입력한다. 트랜지스터(Q58)의 콜렉터는 전원선 Vcc로 접속되고, 에미터는 작동 증폭기A의 트랜지스터(Q35),(Q36)의 에미터에 접속되어 있다. 다른 트랜지스터(Q59)∼(Q61)도 트랜지스터(Q58)와 같이 설치되어 있다. 또한, 작동 증폭기 A∼D 에는 각각 개개의 전류원(트랜지스터(Q51', Q51, Q54', Q54))가 설치되어 있다.
제 26 도는 제 25 도의 식별기의 동작을 도시한 파형도이고, 동일 도면(A)는 입력 진폭 조건을 도시한 도면, 동일 도면(B)는 식별기에 입력하는 데이터 Din,및 제 10 도에 도시한 타이밍 발생기(78)가 발생하는 클록 신호 CLK,를 도시한 도면, 동일 도면(C)는 마스터측 회로의 출력 타임 차트(슬레이브측 회로의 입력 타임 차트) 및 동일 도면(D)는 슬레이브측 회로의 출력 타임 차트이다.
우선, 입력 진폭 조건에 관해서 제 26 도(A)를 참조하여 설명하면, 진폭 a와 b는 4kT/q(k는 볼츠만 정수, T는 절대 온도, q는 전자의 전하)이상이고, 진폭c는 식별기 회로의 오프셋분 이상인 것이 필요하다.
지금, 제 26 도(B)에 도시한 바와 같은 데이터 및 클록 신호가 입력된 것으로 한다. 클록 신호CLK가 로우 레벨일 때는 트랜지스터(Q58)가 오프하고 있으므로, 작동 증폭기 A 는 데이터를 수신할 수 있다. 이때, 클록 신호는 데이터 진폭보다도 높은 레벨로 설정된 하이 레벨이므로, 트랜지스터(Q59)가 온하고, 작동 증폭기 B는 오프하고 있다. 따라서, 트랜지스터(Q59)가 온하고, 작동 증폭기 B 는 오프하고 있다. 따라서, 트랜지스터(Q59)에 흐르는 전류와 트랜지스터(Q51)에 흐르는 전류는 같다. 즉, 트랜지스터(Q57), (Q58)의 콜렉터에는 전위의 변화는 나타나지 않는다. 또한, 클록 신호 CLK 가 로우 레벨일 때는 트랜지스터(Q61)가 오프하고 있으므로, 작동 증폭기 D는 작동 증폭기 C에서의 데이터를 유지할 수 있다. 이 때, 클록 신호는 데이터 진폭보다도 높은 레벨로 설정된 하이 레벨이므로, 작동 증폭기 C는 오프하고, 데이터를 마스터측으로부터 수신하지 않는다.
클록 신호 CLK가 하이 레벨일 때는 트랜지스터(Q58)와 (Q61)는 온하고, 트랜지스터(Q59)와 (Q60)은 오프한다. 이 때, 작동 증폭기 B는 작동 증폭기 B의 데이터를 유지하고, 작동 증폭기 C는 작동 증폭기 B의 데이터를 수신한다. 또한, 이 경우, 트랜지스터(Q58)와 (Q61)는 온하고 있으므로, 작동 증폭기 A 와 D는 동작하지 않고, 작동 증폭기 B 와 C의 동작에 영향을 주지 않는다.
이상과 같이, 마스크측 회로에서는 클록 신호 CLK가 로우 레벨에서 이비력 데이터를 수신하고, 하이 레벨에서 수신한 데이터를 래치한다. 또한, 슬레이브측 회로에서는 클록 신호가 로우 레벨일 때에 데이터를 마스터측에서 수신하고, 하이 레벨일 때에 그 수신한 데이터를 래치한다.
제 26 도의 구성에서는 정전류원의 베이스 바이어스를 다이오드 접속한 트랜지스터(Q57)의 콜렉터에서 주고 있지만, 제 27 도에 도시한 바와 같이.공지의 밴드 갭 기준 전원(BGR 전원)(83)에서 주는 구성으로 해도 좋다. BGR 전원(83)은 낮은 온도 계수를 가지며, 낮은 전원이라도 바이어스 전압을 발생할 수 있다.
다음에, 제 10 도에 도시한 버퍼(77),(79)의 구성에 관해서 설명한다.
제 28 도는 버퍼(77),(79)로서 통상 사용되는 회로의 요부를 도시한 회로도이다. 제 28 도에 도시한 버퍼는 차동 증폭기 G와 H를 가진다. 차동 증폭기 G는 트랜지스터(Q61)∼(Q65)와 저항(R26)∼(R29)과, 바이어스 전원(80)을 가진다. 차동 증폭기 H 는 트랜지스터(Q66)∼(Q68)와 저항(R30)∼(R32)을 가진다. 차동 증폭기 H의 트랜지스터(A68)의 베이스에는 진폭 일정화 회로의 출력이 접속되고, 전원이나 온도의 변동 및 소자의 불균형 등에 기인하여 차동 증폭기 H의 출력 진폭이 일정하게 되도록 제어시킨다. 이 진폭 일정화 회로는 통상의 회로에서 사용되는 것이고, 여기서는 상세시 설명하지 않는다.
차동 증폭기 H 의 전단에는 차동 증폭기 G 가 접속되고, 트랜지스터(Q68)의 콜렉터 전압Vc은 다음 식으로 주어진다.
여기서, Rc는 저항 R26, R27의 저항치, Io는 트랜지스터(Q63)에 흐르는 전류, VBEQ64는 트랜지스터(Q64)의 베이스·에미터 전압, VBEQ66은 트랜지스터(Q66)의 베이스·에미터 전압이다. 상기 파라메트 Vcc, Rc, Io, VBEQ64, VBEQ66는 모두 전원, 온도의 변동이나 소자의 불균형에 의해, Vc는 일정 전압치로는 되지 않는다. 특히, 제 28 도에 도시한 회로를 5V보다 낮은 저전원 전압으로 동작시켰을 경우, 전원이나 온도 변동에 의해 트랜지스터(Q68)의 콜렉터 전압 Vc이 내려 가면, 차동 증폭기 H 의 전류원(Q68)의 동작 조건으로 VcVb가 되고, 베이스·콜렉터 전압이 순바이어스 상태가 되기 때문에, 전류원이 정상으로 동작하지 않게 된다고 하는 문제점이 있다.
제 29 도는 상술한 문제점을 해결한 회로이다. 제 29 도중, 제 28 도와 동일한 구성 요소에는 동일한 참조 번호를 부여하고 있다. 제 29 도에 도시한 회로 구성에서는 트랜지스터(Q68)의 콜렉터 전압 Vc 이 일정치가 되도록 연산한 전류 I1을 I0에 가산하고 있다. 이 연산한 전류 I1은 차동 증폭기 G'에 설치된 전류원(84)에서 생선된다.
제 29 도에 있어서, 트랜지스터(Q68)의 콜렉터 전압 Vc 는
콜렉터 전압 Vc의 온도 변동이나 소자의 불균형의 영향을 없애고, 또한 전원 변동에 의한 영향을 압축하기 위해서, 콜렉터 전압 Vc이 전원 전압의 임의의 정수로 결정되도록 하면,
다만, Ko는 임의의 정수이다. 식(26)을 다시 쓰면, 전류 I1는
가 된다. 즉, 식(27)에서 나타내는 전류를 I1으로 하는 것으로, 차동 증폭기 H의 트랜지스터(Q68)의 콜렉터 전압 Vc 은 일정 전압치(전원 변동에 관해서는 Ko 배로 압축된 전압치)를 유지하고, 전류원(Q68)의 베이스·콜렉터 전압을 크게 취할(예컨대, 0.5V 정도)수 있다. 또, 전류 I1를 제어하는 것은 차동 증폭기 G'의 출력 전압, 즉 부하 저항의 출력 전압을 제어하는 것이다.
제 30 도는 제 29 도의 전류원(84)의 상세한 구성을 포함시킨 버퍼의 회로 구성을 도시한 도면이다. 제 30 도중, 제 29 도에 도시한 구성 요소와 동일한 구성 요소에는 동일한 참조 번호를 부여하고 있다. 전류원(84)은 트랜지스터(Q69)∼(Q71)와 저항(R33)∼(R36)을 가지고 있다. 또, (R29)와 (R35)의 저항치는 동일하게 설정한다.
제 30 도에 있어서, 트랜지스터(Q71)에 흐르는 전류 I1를 계산하면, 다음과 같다.
식(27), (28)에서
이면, 전류 I1는 식(27)에서 나타낸 저류가 된다. 트랜지스터(Q64)와 (Q71)에 흐르는 전류는 같기 때문에, VBEQ64=VBEQ71이다. 또한, 트랜지스터(Q66)와 (Q69)에 흐르는 전류는 같기 때문에, VBEQ66=VBEQ69가 된다.
따라서, 상기의 조건이 성립된 바와 같이 R37 과 R33의 저항치를 설정하면, 트랜지스터(Q68)의 콜렉터 전압 Vc은
Vc=Ko×Vcc
가 되고, 온도 변화나 소자의 불균형의 영향을 받지 않고 일정 전압치가 되고, 전원 변동에 의한 콜렉터 전압의 변동은 Ko 배로 압축된다.
제 31 도는, 콜렉터 전압 Vc 의 안정화에 덧붙여, 고주파 특성도 고려한 버퍼의 회로 구성을 도시한 도면이다. 제 31 도중, 전술한 구성 요소와 동일한 것에는 동일한 참조 번호를 부여하고 있다. 제 31 도의 구성은, 제 31도의 구성에 새롭게 저항(R38)을 설치하고 있다. 저항(R38)은 전원선 Vcc과 트랜지스터(Q61),(Q62)의 콜렉터 저항 (R26), (R27)과의 사이에 접속되어 있다.
제 31 도의 구성에 있어서, 전술한 식(25)과 같은 계산을 행하면, 차동 증폭기 H 의 트랜지스터(Q68)의 콜렉터 전압은 다음과 같다. 또, Rcc 는 저항(R38)의 저항치를 나타낸다.
콜렉터 전압 Vc이 전원 전압의 임의의 정수로 결정되도록 하면,
상기의 식(31)에서 나타나는 전류를 I1에 주면, 콜렉터 전압 Vc은 일정한 전압치를 유지한다.
식(31), (32)에서
따라서, 상기의 조건이 성립하는 바와 같이 (R37)과 (R33)의 저항치를 설정하면, 트랜지스터(Q68)의 콜렉터 전압 Vc은
Vc=Ko×Vcc
가 되고, 온도 변화나 소자의 불균형의 영향을 받지 않고 일정한 전압치가 되고, 전원 변동에 의한 콜렉터 전압의 변동은 Ko 배로 압축된다.
다음에, 제 10 도에 도시한 등화기(82), 식별기(18) 및 타이밍 발생기(78)내부의 차동 증폭기의 이득을 안정화시키는 전류원 회로(이하, 이득 안정화 전류원 회로라 한다)에 관해서 설명한다.
제 32 도는 이득 안정화 전류원 회로의 일구성예를 도시하는 회로도이다. 이 이득 안정화 전류원 회로는 기준 회로(85), 정전류원(86), 연산 증폭기(연산 증폭기)(87) 및 정전류원 트랜지스터(Q78), (Q79)를 가진다. 이 트랜지스터(Q78), (Q79)의 콜렉터는 도시하지 않은 차동 증폭기의 에미터에 접속 된다. 연산 증폭기(87)는 기준 회로(85)가 출력하는 참조 전압 Va 와 Vb를 비교하여, 그 차이 전압 Vc 이 제로가 되도록 정전류원(86)의 트랜지스터(Q77)의 베이스 전압을 피드백 제어한다. 연산 증폭기(87)의 출력 전압Vc은 도시하지 않은 차동 증폭기의 정전류원을 구성하는 트랜지스터의 베이스(예컨대, 제 16 도에 도시한 트랜지스터(Q28)의 베이스)에 주어진다. 전류 I0가 일정하게 제어되므로, 상기 트랜지스터(Q28)에 흐르는 전류도 일정하게 제어된다.
기준 회로(85)는 다이오드 접속된 트랜지스터(Q75), (q76) 및 저항(R40)∼(R42)을 가진다. 또한 정전류원 회로(86)는 상기 트랜지스터(Q77)와 저항(R43)을 가진다.
다음에, 제 32 도의 이득 안정화 전류원 회로의 동작을 설명한다.
지금, 연산 증폭기(87)의 이득을 무한대로 하면, 참조 전압 Va 와 Vb는 같다. 따라서, 트랜지스터(Q75)와 (Q76)에 흐르는 전류 I1와 I2는
이고, 또한
가 된다. 다이오드 전압의 차 △VBE=VBEQ75-VBEQ76는 다음 식과 같이 나타내어진다.
다만,
이고, k는 볼츠만 정수, T 는 절대 온도, q는 전자의 전하, Is1은 트랜지스터(Q75)의 역포화 전류, Is2는 트랜지스터(Q76)의 역포화 전류이다.
제 32 도의 회로가 집적화되고 있을 때는 상대 불균형이 작으므로 Is1=Is2로 생각하면,
상기의 식(33)~(35)보다, 전류 I1과 I2를 구하면,
다만,
따라서, 이 전류 I0를 차동 증폭기의 정전류원으로서 이용하면, 그 이득 Av는
가 된다. 다만, Rc는 트랜지스터(Q78) 또는 (Q79)에 접속되는 차동 증폭기의 콜렉터 저항이다. 식(39)와 같고, 이득 Av 는 저항과 정수로 결정되므로 일정하다.
지금, 제 32 도의 회로에 있어서, 정전류원(86)의 콜렉터 전압 Vo에 주목하면,
식(40)에 식(37)을 대입하면,
식(41)의 온도 변동에 대한 변화량 dVo/dT를 구하면,
식(42)의 제 1 항의 R42/R40 및 R42/R41을 베이스 전압 VBEQ75의 온도 경사를 상쇄하는 값으로 설정함으로써, Vo 의 온도 변동이 0(dVo/dT=0)이 되고, 정전압원을 실현할 수 있다.
또한, dVo/dT=0에 의해 식(42)는, 다음 시과 같이 나다내어진다.
식(43)을 식(39)에 대입하면,
가 되고, 저항과 정수로 결정되는 일정치가 된다. 이상과 같이, 차동 증폭기의 이득 일정화의 기능을 가지면서, 정전압원을 할 수 있음을 알 수 있다.
제 33 도는 상기 고찰에 기초를 둔 정전압원 회로를 구비하는 이득 안정화 전류원 회로의 회로도이다. 제 33 도중, 제 32 도에 도시한 구성 요소와 동일한 구성 요소에는 동일한 참조 번호를 부여하고 있다. 도시한 이득 안정화 전류원 회로는 기준 회로(85)와, 정전류원(86)과, 연산 증폭기(87)와, 정전압원 회로(88)를 가진다. 정전압원 회로(88)는 상기 정전압 Vo 에서 정전압 V 를 발생한다. 이 정전압원 회로(88)에서 생성한 정전압 V를 장치 내부의 소정 정전압이 필요한 회로에 공급할 수 있다. 즉, 필요한 정전압을 장치 외부에서 공급하는 것이 아니고, 장치 내부(제 10 도의 3R-IC73 내부)에서 생성할 수 있다. 정전압원 회로(88)는 연산 증폭기(89), 트랜지스터(Q80), (Q81) 및 저항(R46)∼(R49)을 가진다.
제 32 도를 참조하여 전술한 바와 같이, 연산 증폭기(87)와 정전류원 회로(86)는 부(負)귀환 회로를 구성하고, 트랜지스터(Q77)의 콜렉터 전압 Vc을 일정하게 유지한다. 이 일정 전압 Vc을 연산 증폭기(89)의 비반전 입력 단자에 입력하고, 트랜지스터(Q81)의 콜렉터 전압과 비교하여 그 오차 전압이 제로가 되도록 트랜지스터(Q80), (Q81)의 베이스 전압을 제어하고, 트랜지스터(Q80)의 콜렉터로부터 일정 전압 V를 출력한다.
이 일정 전압 V 는 다음과 같이 나타낼 수 있다.
여기서, 연산 증폭기(89)의 이득을 무한대로 하면, V0=Vcc-R47×I4가 되고, 이것을 식(45)에 대입하면,
가 되고, 전압 V는 일정함을 알 수 있다.
제 34 도는 기준 회로(85), 정전류원(86) 및 연산 증폭기(87)를 이용하여, 정전류원 회로(90)를 구성하는 경우의 예이다. 제 34 도중, 전술한 구성 요소와 동일한 것에는 동일한 참조 번호를 부여하고 있다. 정전류원 회로(90)는 트랜지스터(Q77)의 콜렉터 전압 Vo를 이용하여 정전류(I5)를 발생하고, 장치 내부의 정전류가 필요한 회로에 이 정전류(I5)를 제공한다. 후술하는 바와 같이, 이 정전류치는 외부에서 임의로 설정할 수 있다. 즉, 장치 내부(제 10도의 3R-IC73 내부)에서 임의의 정전류를 생성할 수 있다.
정전류원 회로(90)는 연산 증폭기(89), 트랜지스터(Q80), (Q81) 및 저항(R48)∼(R50)을 가진다. 저항(R50)은 3R-IC73을 수용하는 모듈(70)(제 9도)의 외부 부착 저항이고, 이 저항치를 바꾸는 것으로, 소망의 정전류(I5)를 얻을 수 있다. 또, 제 34 도에 도시한 회로를 채용할 때에는, 제 9 도에 도시한 모듈(70)에, 이 외부 저항(R50)용의 단자가 설치된다. 또한, 저항(R50)을 모듈(70) 내부에 설치하는 구성이라도 좋다.
연산 증폭기(89)의 이득이 무한대인 경우, Vo=Vcc-(R50)×16 이 되고, 외부 부착 저항(R50)을 변동이 작은 것을 이용하면, 전류(I6)는 일정해지고, 전류(I5)도 다음 식과 같이 일정하게 된다.
제 35도는 제 34도에 도시한 정전류원 회로를 포함하는 차동 증폭기(91)를 도시한 도면이다. 정전류(I5)를 공급하는 트랜지스터(Q80)의 콜렉터는 차동 증폭기를 구성하는 트랜지스터(Q82), (Q83)의 에미터에 접속되어 있다. 입력 신호는 트랜지스터(Q82), (Q83)의 베이스에 주어지고, 출력은 이들 콜렉터로부터 취출된다. 트랜지스터(Q82), (Q83)의 콜렉터에는 각각 콜렉터 저항(R51), (R52)이 접속되어 있다. 또한, 저항(R53)은 제 34 도의 저항(R50)에 상당하는 것이고, 제 35 도의 구성에서는 장치 내부에 설치되어 있다.
저항(R51), (R52)로부터 출력되는 진폭은 리미터가 걸려져 있다. 즉, 입력 신호가 있는 일정 레벨 이상이 된 경우, 출력 진폭은 리미터 진폭 레벨로 제한된다. 즉, 리미터 진폭 ALMT은
가 도고, 일정하다.
제 36 도는 제 35 도의 변형예이다. 제 36 도의 차동 증폭기(92)는 저항(R51)∼(R53)을 전술의 3R-IC73 외부로서, 모듈(70) 내부 또는 외부에 설치하는 구성이다. 저항(R51)∼(R53)을 외부에서 임의의 값으로 설정하는 것으로, 리미터 진폭 레벨 및 정전류치를 외부에서 제어할 수 있다.
제 37 도는, 전술의 연산 증폭기(87)의 회로도이다. 연산 증폭기(87)는 차동 증폭기(87A)와, 전압/전류(V/I) 변환 회로(87B)와, 이들을 접속하는 트랜지스터(Q86), (Q87)를 가지고 있다. 차동 증폭기(87A)는 트랜지스터(Q84), (Q85)와 저항(R54), (R55)을 가진다. V/I 변환 회로(87B)는 트랜지스터(Q88)∼(Q91)를 가진다. 또한, 정전류원이 도시한 바와 같이 설치되어 있다. 참조 전압 Va 와 Vb 가 트랜지스터(Q84)와 (Q85)의 베이스에 각각 주어지고, 그 출력 전압이 트랜지스터(Q86), (Q87)의 에미터 플로워에서 트랜지스터(Q88), (Q89)의 베이스에 주어진다. 트랜지스터(Q88)의 콜렉터로부터 정전압 Vc 이 출력된다.
제 38 도는 상술한 연산 증폭기(89)의 회로도이다. 연산 증폭기(89)는 차동 증폭기(89A)와, 전압/전류(V/I) 변환 회로(89B)와, 이들을 접속하는 트랜지스터(Q95), (Q96)와, 차동 증폭기(89A)의 트랜지스터(Q93)의 베이스에 정전압을 주는 저항(R58), (R59) 및 트랜지스터(Q94)를 가진다. 차동 증폭기(89A)는 트랜지스터(Q92), (Q93)와 저항(R56)∼(R58)을 가진다. V/I 변환 회로(89B)는 트랜지스터(Q97)∼(Q100)를 가진다. 또한, 정전류원이 도시한 바와 같이 설치되어 있다. 정전압 Vo 이 트랜지스터(Q92)의 베이스에 주어지고, 트랜지스터(Q93)에는 저항(R58)에서 생성된 일정 진폭치가 주어진다. 트랜지스터(Q92), (Q93)의 출력 전압이 트랜지스터(Q95), (Q96)의 에미터 폴로워에서 트랜지스터(Q97), (Q98)의 베이스에 주어진다.
트랜지스터(Q88)의 콜렉터로부터 정전압 Vd 이 출력된다. 트랜지스터(Q94)의 베이스에는 정전압 Vd 가 주어지므로, 이곳을 흐르는 전류는 일정하고, 저항(R58)의 전압 강하는 일정하게 된다(일정 진폭).
다음에, 본 발명에 의한 수신기의 다른 구성예에 관해서 설명한다.
제 1 도에 도시한 수신기에서는 제 4 도에 도시한 바와 같이, 오프셋 보상 회로(4)의 DC 오프셋 보상에 의해, 참조 전압(S5)이 항상 프리 앰프(2)의 출력 신호(S2)의 변동에 추종하여, 출력 신호(S2)의 진폭의 중심에 위치하도록 제어된다.
이 참조 전압(S5)의 추종은, 제 5 도에 도시한 오프셋 보상 회로(4)의 축전기(CI)의 용량치에 의존한다. 여기서, 축전기(CI)의 용량치의 설정(시정수의 설정)에 관해서, 제 39 도를 참조하여 설명한다.
전술한 바와 같이, 참조 전압(S5)은 출력 신호(S2)의 변동에 추종하여, 그 진폭의 중심에 항상 위치한다(제 39 도(b)). 따라서, 참조 전압(S5)은, 예기되는 출력 신호(S2)의 급변에 추종할 수 있는 정도가 아니면 안된다. 한편, 제 39 도(a)에 도시한 바와 같이, 프리 앰프(2)의 출력 신호(S2)가 동일 부호를 연속하여 출력하는 경우, 축전기(CI)에 축적된 전하를 방전하기 위해서, 참조 전압(S5)은 저하한다. 프리 앰프(2)의 출력 신호(S2)에 대한 참조 전압(S5)의 응답성이 높으면, 제 39 도(a)의 *2 에 도시한 바와 같이 참조 전압(S5)의 저하 속도가 빨라진다. 이 경우, 다음 신호(S2)의 시작에 고속으로 응답할 수 없다. 따라서, *1 에 도시한 바와 같이, 어느 기간 경과 후도 신호(S2)의 진폭 중심에 가까운 레벨로 멈추고 있을 필요가 있다. 이렇게 하여, 출력 신호(S2)의 변동 속도 및 동일 부호의 연속성(기간)을 고려하여 축전기(CI)의 용량을 결정하는 것이 바람직하다. 그렇지만, 제 5 도에 도시한 오프셋 보상 회로(4)에서는 전원 전압에 중첩된 순간적인 높은 주파수의 노이즈에 기인한 출력 신호(S2)의 변동에 충분히 대응할 수 없는 경우가 있다. 프리 앰프(2)의 출력 신호는 미소하기 때문에, 외래 잡음의 영향을 받기 쉽다. 이하에 이 점을 제 40 도 및 제 41 도를 참조하여 설명한다. 제 40 도는 본 발명의 일시예에 의한 등화 증폭기를 포함하는 광수신기의 구성을 도시한 도면으로, 제 1 도에 도시한 구성에 상당한다. 다만, 설명의 편의상, 제 1 도에 도시한 펄스 폭 보상 회로(6)는 제 40 도에서는 생략하고 있고, 제 1 도에서 도시되어 있지 않은, 식별기를 제 40 도에서는 도시하고 있다. 또한, 설명의 편의상, 제 1 도의 오프셋 보상 회로(4)에 내장되어 있는 축전기(CI)를 제 40 도에서는 별도로 도시하고 있다. 또, 클록 추출 회로(78)는 제 10 도의 타이밍 발생기(78)에 상당한다.
제 41 도의(a)에 도시한 바와 같이, 프리 앰프의 출력 신호(S2)에 진폭 변동이 없고, 또한 전원 잡음 등의 외래 잡음이 없는 경우에는 AGC회로(3)의 정전 출력(S3) 및 반전 출력(S4)은 제 41 도의(b)에 도시하게 된다. 출력 신호(S2)에 진폭 변동이 있는 경우에는 제 39도에 도시한 바와 같다. 외래 잡음으로 출력 신호(S2)의 진폭이 순간적으로 변동하면, 상기한 바와 같이 설정된 축전기(C1)을 갖는 오프셋 보상 회로(4)에서는 동작 범위밖이 되기 때문에 AGC 회로(3)의 DC 오프셋을 보상할 수 없고, 제 41 도의(c)에 도시한 바와 같이 출력 신호(S2)의 진폭의 변화에 추종할 수 없다. 따라서, AGC회로(3)의 정전 신호(S3) 및 반전 신호(S4)는 제 41 도의(d)에 도시하게 되고, 식별기(18)는 부호를 정확하게 식별할 수 없다.
이 점을 고려한 광수신기의 구성을 제 42 도에 도시한다. 제 42 도에 있어서, 전술한 도면에 도시한 구성 요소와 동일한 것에는 동일한 참조 번호를 부여하고 있다. 제 42 도에 도시한 광수신기에서는 프리 앰프(2)의 출력에 출력 버퍼(121)를 설치하고, 이것과 동일 회로 구성의 출력 버퍼(122)를 오프셋 보상 회로(4)의 출력에 설치한 것을 특징으로 한다. 전원 잡음 등의 외래 잡음이 발생하면, 출력 버퍼(121)의 출력 신호(S2)는 이 외래 잡음에 의해 변동하고, 동일하게 출력 버퍼(122)의 출력 신호(S5)도 외래 잡음에 의해 변동한다. 출력 버퍼(121)와 (122)는 동일 회로 구성이므로, 각각의 출력 신호(S2) 및 (S5)는 동일하게 변동한다. 즉, 변동은 동상이다.
AGC 회로(3)는 차동 증폭 회로에서 구성되어 있으므로, 동상 신호는 상쇄되도록 작용한다. 따라서, 출력 버퍼(121)의 출력 신호(S2) 및 참조 신호(S5)는 제 43 도의(a)에 도시하게 되고, 이 결과 AGC 회로(3)의 출력 신호(S3) 및 (S4)는 제 43 도의 (b)에 도시하게 된다.
또, AGC 회로(3)의 출력 신호(S3) 및 (S4)에는 외래 잡음의 영향이 나타나지 않으므로, 으프셋 보상 회로(4)는 외래 잡음에 응답하지 않는다. 따라서, 축전기(C1)의 용량(회로의 시정수)은 외래 잡음을 고려하지 않고 설정할 수 있다.
제 44 도는, 제 42 도의 상세한 회로도이다. 프리 앰프(2)에, 트랜지스터(Tr1) 및 저항(R52)으로 이루어지는 출력 버퍼(121)로, 프리 앰프 모듈(131)이 구성되어 있다. 또한, 모듈(132)은 AGC 회로(3), 오프셋 보상 회로(4), 식별기(18), 클록 추출 회로(78) 및 출력 버퍼(122)를 가진다. 출력 버퍼(122)는 출력 버퍼(121)와 동일 회로 구성이고, 트랜지스터(TR2)와 저항(R54)으로 이루어진다. 트랜지스터(TR1)과 (TR2)의 콜렉터는 직접 AGC 회로의 트랜지스터(TR3) 및 (TR4)의 베이스에 접속되어 있다(오픈 콜렉터 회로). 또한, 트랜지스터(Tr1) 및 (TR2)의 콜렉터는 각각, 저항(R51) 및 (R52)을 통하여 공통 전원 Vcc1 으로 접속되어 있다. 또한 트랜지스터(TR3) 및 (TR4)의 콜렉터는 각각, 공통 전원 Vcc2 로 접속되어 있다. Vcc1=Vcc2라도 좋고, Vcc1≠Vcc2라도 좋다. 다시 Vcc=Vcc1-Vcc2 라도 좋고, Vcc≠Vcc1≠Vcc2라도 좋다.
여기서, R51=R53의 경우에는 전원 전압Vcc1 에 중첩된 전원 잡음은 저항(R51) 및 (R53)을 경유하여 트랜지스터(TR3) 및 (TR4)의 베이스에 같은 레벨로 전달된다. 트랜지스터(TR3) 및 (TR4), 저항(R55) 및 (R56) 및 정전류원(I)로 구성된 차동 증폭 회로에 의해, 동상으로 입력된 잡음은 제거되고, 그 출력에는 나타나지 않는다. 따라서, 정상 신호가 식별기(18) 및 클록 추출 회로(78)에 전달된다.
또한, 프리 앰프(2)의 출력 단과 AGC 회로의 출력단을 동일 회로로 함으로써, 트랜지스터(TR3)와 (TR4)의 입력 임피던스가 동일하게 되고, 공간을 전달해 온 잡음에 관해서도 같은 레벨로 입력되어 차동 증폭 회로에서 동상 제거된다.
또, 제 42 도 및 제 44 도에 도시한 각 부는 전술한 바와 같이 구성할 수 있다. 예컨대, 출력 버퍼(121)를 제 11 도 및 제 12 도에 도시한 프리 앰프에 적용할 수 있다.
이상 설명한바와 같이, 본 발명에 의하면 이하의 효과가 얻어진다.
청구범위 제 1 항 기재의 발명에 의하면, AGC 회로가 출력하는 상보 신호의 제 1 신호 및 제 2 신호의 차에 따른 제 1 차분 신호를 생성하고, 이것을 제 1 기준 전압과 비교하여 그 오차를 참조 신호로서 상기 AGC 회로에 출력한다. 제 1 기준 전압을 적당한 값으로 설정하면, 상기 참조 전압은 상기 수신 신호의 진폭의 거의 중심에 위치하도록 변화하고, 상기 AGC 회로의 오프셋을 보상할 수 있다. 따라서, 펄스 폭의 변동이 있더라도 참조 전압이 신호의 중심치에 유지되어 후속의 식별 동작을 확실하게 행할 수 있다.
청구범위 제 2 항 기재의 발명에서는 상기 제 1 및 제 2 신호의 어느 한쪽의 신호를 레벨 시프트한 다음, 상기 제 1 및 제 2 신호의 차에 따른 상기 제 1 차분 신호를 출력한다. 레벨 시프트는 예컨대 청구범위 제 3 항, 청구범위 제 5 항 및 청구범위 제 6 항 기재한 바와 같이, 제 1 및 제 2 신호의 논리치 신호 레벨(예컨대, 논리0의 레벨)을 일치시키고, 그 오프셋에 기인한 오차를 검출하는 것으로, 참조 전압을 수신 신호의 중심치에 유지하여 오프셋을 보상할 수 있다.
청구범위 제 4 항 기재의 발명에서는 상기 제 1 차분 신호를 피크 정류하는 것으로, 이 신호의 피크 레벨을 검출하여, 이것을 상기 제 1 기준 전압을 비교하는 것으로 오차를 검출하여, 상기 와 같은 효과를 얻을 수 있다.
청구범위 제 7 항 기재의 발명에서는 상기 제 1 및 제 2 신호의 어느 한쪽의 신호를 저항 소자에 통과시키는 것으로 간단한 구성으로 레벨 시프트를 행할 수 있다.
청구범위 제 8 항 기재의 발명에서는 AGC 회로의 이득을 제 1 및 제 2 신호의 차에 따른 제 2 차분 신호를 검출하고, 해당 제 2 차분 신호와 제 2 기준 전압을 비교하여 그 오차에 상당하는 이득 제어 신호로 제어하는 것으로, AGC 출력을 일정하게 유지할 수 있다.
청구범위 제 9 항 기재의 발명에서는 상기 등화 증폭기는 상기 제 1 및 제 2 신호의 다른쪽의 신호를 레벨 시프트하여, 논리 1 의 신호 레벨이 일치하도록 한 다음 제 2 차분 신호를 생성하여 피크 정류하고 제 2 기준 전압과 비교한다. 비교하여 얻어진 오차가 이득 제어 신호로서 AGC 회로에 주어지고, 이득을 제어하여, AGC 회로의 출력인 제 1 및 제 2 신호의 레벨이 일정하여지도록 제어하는 것으로, ACC 출력을 일정하게 할 수 있다.
청구범위 제 10 항 기재의 발명에서는 상기 제 1 신호를 피크 정류한 신호와 제 2 신호를 피크 정류한 신호를 비교하는 것으로, 각각의 신호의 피크를 고려한 오프셋을 검출할 수 있고, 제 1 및 제 2 신호의 레벨이 급변하더라도, 참조 전압을 수신 신호의 중심에 설정할 수 있다.
청구범위 제 11 항 기재의 발명에서는 상기 AGC 회로를 다른 이득을 갖는 제 1 및 제 2 차동 증폭 회로를 갖도록 하여, 이들을 선택적으로 구동하는 것으로 이득을 제어하여, AGC 출력을 일정하게 제어할 수 있다.
청구범위 제 12 항 기재의 발명에서는 상기 AGC 회로의 상기 제 1 및 제 2 차동 증폭기에 따로따로 정전류원 회로를 설치하고 있기 때문에, 최대 이득으로부터 최소 이득의 범위에 안정되게 AGC 동작을 행할 수 있게 된다.
청구범위 제 13 항 기재의 발명에서는 등화 증폭기의 전단으로 접속되는 버퍼 회로와 이것과 동일 회로 구성의 버퍼 회로와는 전원 잡음등의 외래 잡음을 동일하도록 받고, 따라서 AGC 회로의 2 개의 입력 전압(상보 신호)는 동일하게 변동한다(동상으로 변동한다). 따라서, AGC 회로내네서의 차동 증폭동작에 의해 2 개의 입력 전압의 변동은 상쇄되고, 외래 잡음의 영향을 배제할 수 있다.
청구범위 제 14 항 기재의 발명에 의하면, 상기 구성의 등화 증폭기를 이용한 수신기이므로, 상기 각 청구범위 기재의 작용·효과를 구비한 수신기를 구성할 수 있다.
청구범위 제 15 항 기재의 발명에서는 상기 식별기를 구성하는 마스터/슬레이브형 플립플롭 회로의 차동 증폭기에 병렬로, 클록 신호로 제어되는 트랜지스터를 설치하고 있기 때문에, 식별기가 필요로 하는 전원 전압이 낮더라도 동작을 보증할 수 있다.
청구범위 제 16 항 기재의 발명에서는 프리 앰프를 구비한 수신기를 구성할 수 있다.
청구범위 제 17 항 기재의 발명에서는 제 2 트랜지스터의 에미터 전압을 피드백하여 제 3 트랜지스터를 제어하는 것으로, 클램프 회로의 클램프 전압을 제 3 트랜지스터의 베이스·에미터 전압보다도 낮은 전압으로 설정하고, 저전원 전압화에 대응할 수 있다.
청구범위 제 18 항 기재의 발명에서는 제 1 트랜지스터의 에미터 전압을 소정의 전압으로 제어하는 것으로, 다이오드를 제 1 에미터에 접속하여 얻어지는 고정 에미터 전압과는 다른 에미터 전압을 설정할 수 있고, 저전원 전압화에 대응할 수 있다.
청구범위 제 19 항 기재의 발명에서는 정전류원 회로내의 저항과 다이오드를 갖는 기준 회로에서 생성한 2 개의 전압차를 이용하여, 수신기 내부의 정전류원 회로를 제어하는 것으로, 정이득화가 가능하게 되는 동시에, 이 회로에 청구범위 제 18 항 기재의 회로를 부가하는 것으로, 장치 내부에서 일정한 전류 또는 전압을 발생시킬 수 있고, 별도로 회부에 전원을 필요로 하지 않는다.
청구범위 제 20 항 기재의 발명에서는 외부 부착의 저항 소자를 설치하는 것으로, 정전류치 또는 정전압치를 외부에서 제어할 수 있다.
청구범위 제 21 항 기재의 발명에서는 전단의 차동 증폭기의 출력 전압을 제어하는 것으로, 후단의 차동 증폭기의 콜렉터 전압을 일정하게 제어할 수 있고, 외부에 출력하는 신호 레벨을 일정하게 유지할 수 있다.
청구범위 제 22 항 기재의 발명에서는 상기 등화 증폭기와 상기 타이밍 발생기를 수용하는 모듈을 제공할 수 있다.
청구범위 제 23 항 기재의 발명에서는 상기 등화 증폭기와 상기 타이밍 발생기를 수용하는 모듈을 제공할 수 있다.
청구범위 제 23 항 기재의 발명에서는 상기 등화 증폭기와 상기 타이밍 발생기와 상기 프리 앰프를 수용한 모듈을 제공할 수 있다.
청구범위 제 24 항 기재의 발명에서는 청구범위 제 13 항 기재의 발명과 같은 효과를 갖는 수신기를 제공할 수 있다.
청구범위 제 25 항 기재의 발명에서는 청구범위 제 17 항 기재의 발명과 같은 효과를 갖는 프리 앰프를 제공할 수 있다.
청구범위 제 26 항 기재의 발명에서는 청구범위 제 18 항 기재의 발명과 같은 효과를 갖는 프리 앰프를 제공할 수 있다.
청구범위 제 27 항 기재의 발명에서는 청구범위 제 13 항 기재의 발명과 같은 효과를 갖는 프리 앰프를 제공할 수 있다.
청구범위 제 28 항 기재의 발명에서는 전원 잡음에 대하여, 후속의 차동 증폭기의 2 개의 입력 전압이 동일하도록(동상으로)변동한다. 따라서, 차동 증폭 동작에 의해 동상 변동은 상쇄된다.
청구범위 제 29 항 기재의 발명에서는 청구범위 제 13 항 기재의 발명과 같은 작용 및 효과를 갖는 프리 앰프를 제공할 수 있다.
청구범위 제 30 항 기재의 발명은 청구범위 제 28 항 같은 효과를 가지는 프리 앰프를 제공할 수 있다.

Claims (30)

  1. 광전송로 로부터의 광신호를 전기 신호로 변환하여 증폭한 수신 신호를 등화 증폭하는 등화 증폭기에 있어서, 상기 수신 신호를 증폭하여 상보 신호인 제 1 신호 및 제 2 신호를 출력하는 AGC 회로와, 상기 제 1 및 제 2 신호의 차에 따른 제 1 차분 신호를 생성하고, 이것을 제 1 기준 전압과 비교하여 그 오차를 참조 신호로서 상기 AGC 회로에 출력하는 오프셋 보상 회로를 가지며, 상기 참조 전압은 상기 수신 신호의 진폭의 거의 중심에 위치하도록 변화하고, 상기 AGC 회로의 오프셋을 보상하는 것을 특징으로 하는 등화 증폭기.
  2. 제 1 항에 있어서, 상기 오프셋 보상 회로는 상기 제 1 및 제 2 신호의 어느 한쪽의 신호를 레벨 시프트한 다음, 상기 제 1 및 제 2 신호의 차에 따른 상기 제 1 차분 신호를 생성하는 것을 특징으로 하는 등화 증폭기.
  3. 제 1 항에 있어서, 상기 제 1 기준 전압은 상기 제 1 및 제 2 신호의 어느 한쪽의 논리치 신호 레벨에 상당하는 것을 특징으로 하는 등화 증폭기
  4. 제 2 항 또는 제 3 항에 있어서, 상기 오프셋 보상 회로는 상기 제 1 차분 신호를 피크 정류하는 정류 회로와, 피크 정류된 상기 제 1 차분 신호와 상기 제 1 기준 전압을 비교하는 오차 검출 회로를 갖는 것을 특징으로 하는 등화 증폭기.
  5. 제 1 항에 있어서, 상기 등화 증폭기는 상기 제 1 신호의 제 1 논리치 신호 레벨과 상기 제 2 신호의 제 2 논리치 신호 레벨이 일치하는 것과 같이, 상기 어느 한쪽의 신호를 레벨 시프트하는 레벨 시프트 회로를 갖는 것을 특징으로 하는 등화 증폭기.
  6. 제 5 항에 있어서, 상기 제 1 논리치 신호 레벨 및 제 2 논리치 신호 레벨은 논리0에 상당하는 레벨인 것을 특징으로 하는 등화 증폭기.
  7. 제 5 항 또는 제 6 항에 있어서, 상기 레벨 시프트 회로는 상기 제 1 및 제 2 신호의 어느 한쪽의 신호가 주어지는 저항 소자인 것을 특징으로 하는 등화 증폭기.
  8. 제 1 항내지 제 7 항중 어느 한항에 있어서, 상기 등화 증폭기는 제 1 및 제 2 신호의 차에 따른 제 2 차분 신호를 검출하고, 상기 제 2 차분 신호와 제 2 기준 전압을 비교하여 그 오차를 이득 제어 신호로서 상기 AGC 회로에 출력하는 이득 제어 회로를 가지며, 상기 AGC 회로의 이득은 상기 이득 제어 신호로 제어되는 것을 특징으로 하는 등화 증폭기.
  9. 제 8 항에 있어서, 상기 등화 증폭기는 상기 제 1 및 제 2 신호의 다른쪽의 신호를 레벨 시프트한 다음, 상기 제 1 및 제 2 신호의 차에 따른 상기 제 2 차분 신호를 출력하는 회로를 가지며, 상기 제 2 기준 전압은 상기 제 1 및 제 2 신호의 다른쪽의 논리치 신호 레벨에 상당하고, 상기 이득 제어 회로는 상기 제 2 차분 신호를 피크 정류하는 정류 회로와, 피크 정류된 상기 제 2 차분 신호와 상기 제 2 기준 전압을 비교하는 오차 검출 회로를 갖고, 상기 등화 증폭기는 상기 제 1 신호의 논리 1 의 논리치 신호 레벨과 상기 제 2 신호의 논리 1 의 논리치 신호 레벨이 일치하도록 상기 다른쪽의 신호를 레벨 시프트하는 레벨 시프트 회로를 갖는 특징으로 하는 등화 증폭기.
  10. 제 1 항에 있어서,
    상기 오프셋 보상 회로는 상기 제 1 신호를 피크 정류하는 제 1 정류 회로와, 상기 제 2 신호를 피크 정류하는 제 2 정류 회로와, 피크 정류된 상기 제 1 신호와 피크 정류된 제 2 신호와의 차를 검출하여, 상기 참조 전압으로서 기능하는 상기 제 1 차분 신호를 출력하는 오차 검출 회로를 갖는 것을 특징으로 하는 등화 증폭기.
  11. 제 9 항에 있어서, 상기 AGC 회로는 다른 이득을 갖는 제 1 및 제 2 차동 증폭 회로를 가지며, 상기 제 1 및 제 2 차동 증폭 회로의 각각은 상기 증폭 신호와 상기 참조 신호를 입력하고, 상기 제 1 및 제 2 차동 증폭기의 트랜지스터에 병렬로 접속되어, 상기 이득 제어 신호에 의해 제어되는 트랜지스터를 갖는 것을 특징으로 하는 등화 증폭기.
  12. 제 11 항에 있어서, 상기 AGC 회로는 상기 제 1 및 제 2 차동 증폭 회로에 각각 설치된 정전류원 회로를 갖는 것을 특징으로 하는 등화 증폭기.
  13. 제 1 항 내지 제 12 항중 어느 한항에 있어서, 상기 오프셋 보상 회로의 출력에 등화 증폭기의 전단에 접속되는 버퍼 회로와 동일 회로 구성의 출력 버퍼 회로를 갖는 것을 특징으로 하는 등화 증폭기.
  14. 제 1 항 내지 제 13 항중 어느한항에 있어서, 광전송로 로부터의 광신호를 전기 신호로 변환하여 증폭한 수신 신호를 등화 증폭하는 등화 증폭기와, 상기 수신 신호중에 포함되는 타이밍 정보로부터 클록 신호를 생성하는 타이밍 발생기와, 상기 클록 신호를 사용하여 상기 등화 증폭기의 출력 신호를 식별하는 식별기를 갖는 등화 증폭기인 것을 특징으로 하는 수신기.
  15. 제 14 항에 있어서, 상기 식별기는 마스터/슬레이브형 플립플롭 회로를 가지며,
    상기 플립플롭 회로는 상기 등화 증폭기의 출력 신호에 따라서 상태가 변화하는 복수의 차동 증폭기를 가지며, 또 상기 식별기는 각 차동 증폭기에 병렬로 접속되고, 상기 클록 신호에 따라서 각 차동 증폭기의 동작을 제어하는 트랜지스터를 갖는 것을 특징으로 하는 수신기.
  16. 제 14 항 또는 제 15 항에 있어서, 상기 수신기는 상기 광신호로부터 변환된 전기 신호를 증폭하여 상기 등화 증폭기에 출력하는 프리 앰프를 갖는 것을 특징으로 하는 수신기.
  17. 제 16 항에 있어서, 상기 프리 앰프는 상기 수신 신호를 증폭하는 제 1 트랜지스터와, 상기 제 1 트랜지스터의 콜렉터로부터 출력되는 출력 신호를 증폭하는 제 2 트랜지스터와, 저항 소자와 제 3 트랜지스터의 병렬 회로를 가지며, 상기 제 2 트랜지스터의 에미터와 제 1 트랜지스터의 베이스와의 사이에 설치된 클램프 회로와, 상기 제 2 트랜지스터의 에미터에 접속되어, 에미터 전압의 변화를 상기 제 3 트랜지스터의 베이스에 주는 피드백 회로를 갖는 것을 특징으로하는 수신기.
  18. 제 17 항에 있어서, 상기 프리 앰프는 상기 제 1 트랜지스터의 에미터에 접속되어, 상기 제 1 트랜지스터의 에미터 전압을 소정의 전압으로 제어하는 회로를 갖는 것을 특징으로 하는 수신기.
  19. 제 14 항 내지 제 18항중 어느 한항에 있어서, 상기 수신기는 저항과 다이오드를 갖는 기준 회로에서 생성한 2 개의 전압차를 이용하여, 수신기 내부의 정전류원 회로를 제어하기 위한 제 1 제어 전압을 생성하는 정전류원 회로와, 상기 기준 회로내의 소정의 전압과 수신기 내부의 제 1 전류로에서 생성한 내부 전압을 비교하여, 그 차가 일정하게 되도록 상기 제 1 전류로에 흐르는 전류를 제어하는 제 2 제어 전압을 생성하고, 상기 제 1 전류도에 병렬로 설치된 제 2 전류도에 흐르는 전류를 제 2 제어 전압으로 제어하는 것으로, 일정한 전류 또는 전압을 생성하는 회로를 갖는 것을 특징으로 하는 수신기.
  20. 제 19 항에 있어서, 상기 제 1 전류도는 수신기 외부로 접속되는 저항 소자를 포함하는 것을 특징으로 하는 수신기.
  21. 제 14 항 내지 제 20 항중 어느 한항에 있어서, 상기 수신기는 또 식별기의 출력 신호를 외부에 출력하기 위한 버퍼를 가지며, 상기 버퍼는 직렬로 접속된 적어도 2 개의 차동 증폭기 및 이들을 구동하는 전류원을 갖고, 후단의 차동 증폭기의 전류원에 포함되는 트랜지스터의 콜렉터 전압을 일정하게 하기 위해서 전단의 차동 증폭기의 출력 전압을 제어하는 회로를 갖는 것을 특징으로 하는 수신기.
  22. 제 14 항 내지 제 20항중 어느 한항에 있어서, 상기 등화 증폭기와 상기 타이밍 발생기는 단일의 모듈에 수용되어 있는 것을 특징으로 하는 수신기.
  23. 제 16 항 내지 제 18 항중 어느 한항에 있어서, 상기 등화 증폭기와 상기 타이밍 발생기 및 상기 프리 앰프는 단일의 모듈에 수용되어 있는 것을 특징으로 하는 수신기.
  24. 제 16 항 내지 제 18 항중 어느 한항에 있어서, 상기의 수신기는 상기 프리 앰프의 출력에 설치된 제 1 출력 버퍼 회로와, 상기 등화 증폭기의 출력에 설치된 제 2 출력 버퍼 회로를 가지며, 제 1 및 제 2 출력 버퍼 회로는 동일 회로 구성인 것을 특징으로 하는 수신기.
  25. 입력 신호를 증폭하는 제 1 트랜지스터와, 상기 제 1 트랜지스터의 콜렉터로부터 출력되는 출력 신호를 증폭하는 제 2 트랜지스터와, 저항 소자와 제 3 트랜지스터의 병렬 회로를 가지며, 상기 제 2 트랜지스터의 에미터와 제 1 트랜지스터의 베이스와의 사이에 설치된 클램프 회로와, 상기 제 2 트랜지스터의 에미터에 접속되고, 에미터 전압의 변화를 상기 제 3 트랜지스터의 베이스에 결합된 피드백 회로를 갖는 것을 특징으로 하는 프리 앰프.
  26. 제 25 항에 있어서, 상기 프리 앰프는 상기 제 1 트랜지스터의 에미터에 접속되고, 상기 제 1 트랜지스터의 에미터 전압을 소정의 전압에 제어하는 회로를 갖는 것을 특징으로 하는 프리 앰프.
  27. 제 25 항 또는 제 26 항에 있어서, 상기 프리 앰프는 후속의 차동 증폭기의 한쪽의 입력 단자에 접속되어 있는 버퍼 회로와 동일 회로 구성의 출력 버퍼 회로를 가지며, 상기 출력 버퍼 회로를 통하여 후속의 차동 증폭기의 다른쪽의 이비력 단자에 출력 신호를 출력하는 것을 특징으로 하는 프리 앰프.
  28. 제 27 항에 있어서, 상기 출력 버퍼 회로는 상기 한쪽의 입력 단자에 접속되어 있는 버퍼 회로와 동일한 전원 전압을 받는 것을 특징으로 하는 프리 앰프.
  29. 입력 신호를 증폭하는 제 1 트랜지스터와, 상기 제 1 트랜지스터의 콜렉터로부터 출력되는 출력신호를 증폭하는 제 2 트랜지스터와, 저항 소자와 제 3 트랜지스터의 병렬 회로를 가지며, 상기 제 2 트랜지스터의 에미터와 제 1 트랜지스터의 베이스와의 사이에 설치된 클램프 회로와, 후속의 차동 증폭기의 한쪽의 입력 단자에 접속되어 있는 버퍼 회로와 동일 회로 구성의 출력 버퍼 회로를 가지며, 해당 출력 버퍼 회로를 통하여 후속의 차동 증폭기의 다른쪽의 입력 단자에 출력 신호를 출력하는 것을 특징으로 하는 프리 앰프.
  30. 제 29 항에 있어서, 상기 출력 버퍼 회로는 상기 한쪽의 입력 단자에 접속되어 있는 버퍼 회로와 동일한 전원 전압을 받는 것을 특징으로 하는 프리 앰프.
KR1019950005529A 1994-03-17 1995-03-17 등화증폭기 및 이것을 사용한 수신기 및 프리앰프 KR0144060B1 (ko)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
JP4692294 1994-03-17
JP94-46922 1994-03-17
JP94-311022 1994-12-14
JP31102294 1994-12-14
JP7053875A JPH08223228A (ja) 1994-03-17 1995-03-14 等化増幅器及びこれを用いた受信機並びにプリアンプ
JP95-53875 1995-03-14

Publications (2)

Publication Number Publication Date
KR950028327A KR950028327A (ko) 1995-10-18
KR0144060B1 true KR0144060B1 (ko) 1998-08-01

Family

ID=27292803

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950005529A KR0144060B1 (ko) 1994-03-17 1995-03-17 등화증폭기 및 이것을 사용한 수신기 및 프리앰프

Country Status (3)

Country Link
US (1) US5636048A (ko)
JP (1) JPH08223228A (ko)
KR (1) KR0144060B1 (ko)

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10126351A (ja) * 1996-10-18 1998-05-15 Nec Corp 光受信回路
JPH10173456A (ja) * 1996-12-11 1998-06-26 Fujitsu Ltd 信号増幅回路
US6307660B1 (en) * 1997-01-28 2001-10-23 Tellium, Inc. Optical receiver particularly useful for a multi-wavelength receiver array
US6304357B1 (en) 1997-03-13 2001-10-16 Hitachi, Ltd. Optical receiver
JPH10276048A (ja) * 1997-03-28 1998-10-13 Sanyo Electric Co Ltd オフセット補償回路
US6084232A (en) * 1997-11-13 2000-07-04 Matsushita Electric Industrial Co., Ltd. Optical receiver pre-amplifier which prevents ringing by shunting an input current of the pre-amplifier
GB9816531D0 (en) 1998-07-29 1998-09-30 Northern Telecom Ltd A fully integrated long time constant integrator circuit
WO2000057546A1 (fr) * 1999-03-19 2000-09-28 Fujitsu Limited Procede pour ameliorer le decalage d'entree d'un amplificateur et amplificateur
US6462600B2 (en) * 1999-05-25 2002-10-08 Stmicroelectronics, Inc. Read-head preamplifier having internal offset compensation
US6980747B1 (en) * 2000-11-28 2005-12-27 Harris Corporation Optically amplified receiver
JP4567177B2 (ja) * 2000-11-30 2010-10-20 ルネサスエレクトロニクス株式会社 広帯域プリアンプ
US6542277B2 (en) * 2000-12-11 2003-04-01 Harris Corporation Optically amplified back-up receiver
EP1322036A1 (fr) * 2001-12-20 2003-06-25 Koninklijke Philips Electronics N.V. Dispositif comportant un amplificateur symétrique
US7062169B2 (en) * 2002-04-18 2006-06-13 Dorsal Networks, Inc. Systems and methods for compensating for signal transients
US7106188B2 (en) * 2002-12-11 2006-09-12 Goggin Christopher M Method and system for providing an activation signal based on a received RF signal
WO2004068702A1 (ja) * 2003-01-27 2004-08-12 Fujitsu Limited 前置増幅回路及びそれを用いた光受信器
KR100515078B1 (ko) * 2003-09-03 2005-09-14 삼성전기주식회사 전류 검출에 의한 리미터 회로를 채용한 전류-전압 변환및 증폭 회로
KR100535311B1 (ko) * 2003-12-18 2005-12-09 한국전자통신연구원 광 수신기의 문턱전압 제어 장치
US20060034620A1 (en) * 2004-08-12 2006-02-16 Triaccess Technologies, Inc. Low noise optical receiver
JP4562142B2 (ja) * 2006-06-27 2010-10-13 日本電信電話株式会社 光受信器
US7649559B2 (en) * 2006-08-30 2010-01-19 Aptina Imaging Corporation Amplifier offset cancellation devices, systems, and methods
US7800439B2 (en) 2006-10-27 2010-09-21 Ut-Battelle, Llc High speed preamplifier circuit, detection electronics, and radiation detection systems therefrom
US7564273B2 (en) * 2007-02-06 2009-07-21 Massachusetts Institute Of Technology Low-voltage comparator-based switched-capacitor networks
JP4941894B2 (ja) 2007-03-30 2012-05-30 日本電気株式会社 オフセットキャンセル回路、及びオフセットキャンセル方法
JP2008301083A (ja) * 2007-05-30 2008-12-11 Mitsubishi Electric Corp 差動信号生成回路
JP2008306615A (ja) * 2007-06-11 2008-12-18 Nippon Telegr & Teleph Corp <Ntt> 利得調整用制御電圧供給回路および利得調整用制御電圧供給方法
JP5138990B2 (ja) * 2007-06-28 2013-02-06 ラピスセミコンダクタ株式会社 前置増幅器および光受信装置
US8155536B2 (en) * 2008-12-31 2012-04-10 Intel Corporation Optical transceiver IC
JP5232128B2 (ja) * 2009-01-05 2013-07-10 株式会社東芝 光受信回路及び光結合装置
EP2312748A1 (fr) * 2009-10-19 2011-04-20 CSEM Centre Suisse D'electronique Et De Microtechnique SA Système de détection de signaux haute fréquence à bande étroite
US8183921B1 (en) * 2010-11-24 2012-05-22 Altera Corporation Offset cancellation for continuous-time circuits
CN103563252B (zh) 2011-06-30 2016-08-17 日本电信电话株式会社 自动增益控制电路
US8977139B2 (en) * 2012-10-29 2015-03-10 Finisar Corporation Integrated circuits in optical receivers
JP6208615B2 (ja) * 2014-04-22 2017-10-04 日本電信電話株式会社 トランスインピーダンス増幅器

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4241455A (en) * 1977-12-29 1980-12-23 Sperry Corporation Data receiving and processing circuit
US4502021A (en) * 1983-03-31 1985-02-26 Storage Technology Corporation Constant bandwidth automatic gain control system
US4679252A (en) * 1984-01-11 1987-07-07 Chevron Research Company Fiber optic receiver having a method and an apparatus for data clock extraction
DE3575506D1 (de) * 1984-06-07 1990-02-22 Siemens Ag Differenzverstaerkerschaltung.
JPS6215909A (ja) * 1985-07-15 1987-01-24 Hitachi Ltd 光受信回路
JPH0614647B2 (ja) * 1985-08-28 1994-02-23 日立電線株式会社 光受信回路
JPH0793540B2 (ja) * 1985-12-13 1995-10-09 株式会社東芝 光受信器
JPH0683264B2 (ja) * 1986-03-03 1994-10-19 株式会社日立製作所 光受信回路
JP2503837B2 (ja) * 1992-07-16 1996-06-05 日本電気株式会社 ディジタル光受信回路とディジタル光受信回路におけるプリアンプ回路
JP2625347B2 (ja) * 1993-04-20 1997-07-02 日本電気株式会社 ディジタル受信器の自動オフセット制御回路

Also Published As

Publication number Publication date
KR950028327A (ko) 1995-10-18
US5636048A (en) 1997-06-03
JPH08223228A (ja) 1996-08-30

Similar Documents

Publication Publication Date Title
KR0144060B1 (ko) 등화증폭기 및 이것을 사용한 수신기 및 프리앰프
US8841972B2 (en) Electronic device, fiber-optic communication system comprising the electronic device and method of operating the electronic device
US7382166B1 (en) Signal amplification device
US6907202B1 (en) Burst signal detection circuit
JPH06310937A (ja) ディジタル受信器の自動オフセット制御回路
US7525391B2 (en) Linear transimpedance amplifier with multiplexed gain stage
US4375037A (en) Receiving circuit
EP1746725B1 (en) Signal amplifying circuit
JPS62145938A (ja) 受光器
JP2001127560A (ja) 前置増幅回路
US7193478B2 (en) Signal transmission in opto-electronic devices by moving the quiescent component of a differential signal
EP0880822A1 (en) Method and apparatus providing limiting transimpedance amplification
US4817208A (en) Fiber optic receiver
CN110890921B (zh) 反馈控制回路中含有整流器的激光二极管控制电路
JP4541964B2 (ja) リミッタアンプ回路
KR100287172B1 (ko) 리모콘의 프리앰프 회로
JPS62139403A (ja) 光受信器
JP3721125B2 (ja) Ａｇｃ回路及び光受信装置並びに光伝送システム
WO2020225892A1 (ja) トランスインピーダンスアンプ
US6765420B2 (en) Pulse width detection circuit filtering the input signal and generating a binary signal
JP4631511B2 (ja) 振幅検出回路、振幅検出方法及び光通信装置
US20050123307A1 (en) Optical receiver and data communication apparatus comprising same
JP3270221B2 (ja) 光信号受信回路
KR890003485B1 (ko) 합성비디오신호에 포함되어 있는 디지탈 정보신호 분리집적회로
KR20090075544A (ko) 입력 신호 레벨 검출 장치 및 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee