KR950021610A - 반도체 장치 및 그 제조방법 - Google Patents
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Abstract
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, DRAM소자에 있어서 비트라인이 워드라인(게이트전극)상에 적층됨에 따라 스텝커버리지(Step coverage)가 나빠지고, 고집적화에 따라 비트라인 콘택의 공정마진이 작아지게 되고 비트라인과 커패시터 스트로지노드와의 커플링 커패시턴스(coupling capacitance)가 커지게 되어 동작속도가 떨어지는 문제점을 해결하기 위해 실리콘기판(1)과; 상기 실리콘기판(1)상에 형성된 게이트전극(2)과 상기 실리콘기판(1)표면부위에 형성된 소오스(또는 드레인)영역(3)및 드레인(또는 소오스)영역(4)으로 이루어진 트랜지스터; 및 상기 트랜지스터의 드레인(또는 소오스)영역(4)하부의 실리콘기판내에 매립되어 형성되며 드레인(또는 소오스)영역 하부와 연결된 비트라인(17)을 포함하여 이루어지는 것을 특징으로 하는 반도체장치를 제공한다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명의 DRAM소자의 단면구조도
제4도는 본 발명의 DRAM소자의 매몰 비트라인 형성방법을 도시한 공정 순서도,
제5도는 DRAM셀의 등가회로도.
Claims (8)
- 실리콘기판(1)과; 상기 실리콘기판(1)상에 형성된 게이트전극(2)과 상기 실리콘기판(1)표면부위에 형성된 소오스(또는 드레인)영역(3)및 드레인(또는 소오스)영역(4)으로 이루어진 트랜지스터; 및 상기 트랜지스터의 드레인(또는 소오스)영역(4)하부의 실리콘기판내에 매립되어 형성되며 드레인(또는 소오스)영역 하부와 연결된 비트라인(17)을 포함하여 이루어지는 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서, 상기 비트라인(17)과 실리콘기판(1)사이에 형성된 절연층(16,18)을 더 포함하는 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서, 상기 트랜지스터의 드레인(또는 소오스)영역(4)은 상기 비트라인(17)상에 형성된 에치택셜층에 형성된 것임을 특징으로 하는 반도체 장치.
- 제1항에 있어서, 상기 트랜지스터 상부에 절연층(8)을 개재하여 형성되며 상기 트랜지스터의 소오스(또는 드레인)영역(3)과 접속된 캐패시터 스토리지노드(9)와, 상기 캐패시터 스토리지노드(9)표면에 형성된 캐패시터 유전체막(10)및 상기 캐패시터 유전체막(10)전면에 형성된 커패시터 플레이트전극(11)을 더 포함하는 것을 특징으로 하는 반도체 장치.
- 실리콘기판(1)에 트랜치를 형성하는 단계와; 상기 트랜치가 형성된 실리콘기판 전면에 제1절연층(16)을 형성하는 단계; 상기 절연층(16)상에 도전층(17)을 형성하는 단계; 상기 도전층(17)을 에치백하여 상기 트랜치내로 매립시키는 단계; 상기 트랜치내에 매립된 도전층(17)상부에 제2절연층(18)을 형성하는 단계; 상기 제2절연층(18)을 선택적으로 식각하여 상기 도전층(17)을 노출시키는 단계; 상기 결과물 전면에 실리콘 에피택셜층(20)을 성장시키고 열처리하는 단계; 상기 도전층(17)상의 에피택셜층(20)에 드레인(또는 소오스)영역이 형성되도록 상기 실리콘기판(1)상에 트랜지스터를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제5항에 있어서, 상기 트랜체내에 매립되어 형성된 도전층(17)이 DRAM소자의 비트라인이 되는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제5항에 있어서, 상기 트랜체내에 매립된 도전층(17)상부에 제2절연층(18)을 형성하는 단계가 상기 트렌치내에 도전층(17)이 매립되어 형성된 실리콘기판 전면에 제2절연층(18)을 형성한 후 이를 에치백하여 트랜치부위에만 남기는 공정에 의해 이루어지는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제5항에 있어서, 상기 트랜지스터를 형성하는 단계후에 상기 트랜지시트상부에 절연층(8)을 개재하여 상기 트랜지스터의 소오스(또는 드레인)영역(3)과 접속되는 커패시터 스토리지노드(9)를 형성하는 단계와, 상기 커패시터 스토리지노드 표면에 커패시터 유전체막(10)을 형성하는 단계 및 상기 커패시터 유전체막 전면에 커패시터 플레이트전극(11)을 형성하는 단계가 더 포함되는 것을 특징으로 하는 반도체제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930027052A KR0172817B1 (ko) | 1993-12-09 | 1993-12-09 | 반도체장치 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930027052A KR0172817B1 (ko) | 1993-12-09 | 1993-12-09 | 반도체장치 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR950021610A true KR950021610A (ko) | 1995-07-26 |
| KR0172817B1 KR0172817B1 (ko) | 1999-02-01 |
Family
ID=19370403
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019930027052A KR0172817B1 (ko) | 1993-12-09 | 1993-12-09 | 반도체장치 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0172817B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000031760A (ko) * | 1998-11-10 | 2000-06-05 | 김영환 | 반도체 메모리 제조방법 |
-
1993
- 1993-12-09 KR KR1019930027052A patent/KR0172817B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR0172817B1 (ko) | 1999-02-01 |
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