KR950021521A - 캐패시터의 전하저장전극 형성방법 - Google Patents
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Abstract
본 발명은 캐패시터의 전하저장전극을 형성하는 방법에 관한 것으로, 고집적 반도체 소자의 제조공정 중 제한된 면적하에서 캐패시터의 전하 저장전극의 유효표면적을 증대시켜 소자에 필요한 축적 용량을 확보하기 위하여, 언더컷 (under cut)이 형성되고 실리콘 기판에 접속된 저하저장전극 패드를 형성하고, 상기 전하저장전극 패드의 중심부분에 불순물이 도핑된 폴리실리콘과 불순물이 도핑되지 않은 폴리실리콘의 식각선택비를 이용하여 요철 측면을 갖는 전하저장전극 기둥을 형성하고, 상기 전하저장전극 기둥을 중심으로하여 일정간격을 두고 형성되되, 상기 전하저장전극 패드의 측부를 따라 접속된 폴리실리콘 스페이서로 전하저장전극 측벽을 형성하여 이들의 복합 구조로 된 캐패시터의 전하저장전극을 형성하는 방법에 관해 기술된다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1A도 내지 제1F도는 본 발명에 의한 캐패시터의 전하저장전극을 형성하는 단계률 도시한 단면도.
Claims (4)
- 유효표면적을 증대시키기 위한 캐패시터의 전하저장전극 형성방법에 있어서, 실러콘 기판(1)상의 게이트 전극 (3) 양측에 소오스 및 드레인 전극으로 사용되는 불순물 이온주입 영역 (4)으로 이루어진 소정의 트랜지스터를 구성하고, 전체구조 상부에 층간 절연막(6)을 형성한 후, 상기 층간 절연막(6) 상부에 언도프 옥사이드(7)를 증착한 다음, 콘택 마스크를 이용하여 상기 불순물 이온주입 영역 (4)중 어느 한 영역에 연통되는 콘택홀 (8)을 형성하는 단계와, 상기 단계로부터 증착튜브내를 Si2H6 또는 SiH4 개스분위기로 하여 콘택홀 (8)을 포함한 전체구조 상부에 제1폴리실리콘(9)을 두껍게 형성하고, 그 상부에 제2 제3, 제4, 제5및 제6폴리실리콘(10, 11, l2 13 및 14)을 순차적으로 적층하되, 상기 제1, 3및 5폴리실리콘(9, 11및 13)층착시 PH3개스를 주입하여 불순물이 도핑되도록하고, 이후 상기 제6폴리실리콘 (14) 상부에 포토레지스트 (15)를 도포한 후 상기 콘택홀 (8)의 수직된 위치에 콘택홀(8)의 크기보다는 크고 전하저장전극 영역보다는 작게된 마스크를 사용하여 상기 포토레지스트 (15)를 패턴화하는 단계와, 상기 단계로부터 패턴화된 포토레지스트(15)를 이용한 비등방성 식각공정으로 다수 적층된 제2내지 6폴리실리콘(10, 11, 12, 13및 14)을 식각하여 기둥형상으로 패턴화하는 단계와, 상기 단계로 부터 패턴화된 포토레지스트(15)를 제거한 후, 질산, 초산, 불산, 탈이온수 또는 질산과 불산의 혼합용액을 적절히 배합한 폴리실리콘 습식 식각용액속에서 일정시간동안 식각하되, 상기 습식식각용액의 불순물이 도핑된 층과 도핑되지 않은 층의 선택적 식각특성에 의하여 불순물이 도핑된 제3및 5폴리실리콘(11 및 13)이 일부식각되어 요철 측면을 갖는 기둥형상을 형성하는 단계와, 상기 단계로부터 전체구조 상부에 옥사이드를 증착한 후 스페이서 식각하여 제 1 폴리실리콘 (9)의 중앙부위에 헝성된 요철 측면을 갖는 기둥을 감싸는 옥사이드 스페이서 (16)를 형성하는 단계와, 상기 단계로부터 전체구조 상부에 도핑된 폴리 실리콘을 증착한 후 스페이서 식각하여 폴리실리콘 스페이서 (17)를 형성하고, 하부층인 제 1 폴리 실리콘 (9)도 노출된 부분이 식각되어 전하저장전극 측벽 및 패드를 형성하는 단계와, 상기 단계로부터 버퍼 옥사이드 식각용액을 사용하여 언도프옥사이드(7) 및 옥사이드 스페이서(16)를 완전히 제거한 후, 열처리 공정으로 제1, 3 및 5폴리실리콘(9, 11 및 14)으로 확산시켜 불순물이 도핑된 새로운 제2, 4및 6폴리실리콘(10A, 12A및 14A)을 형성하여, 언더컷이 형성되고 불순물이 도핑된 제1폴리실리콘(9)으로 전하저장전극 패드를, 그리고 제3및 5폴리실리콘(11및 13)과 후공정에서 불순물이 도핑된 제2, 4및 6폴리실리콘(10A, 12A및 14A)으로 요철 측면을 갖는 전하저장전극의 내부 기둥을, 그리고 불순물이 도핑된 폴리 실리콘 스페이서 (17)로 전하저장전극의 측벽을 형성한 복합구조로 이루어진 전하저장전극 (20)을 완성하는 단계로 이루어지는 것을 특징으로 하는 캐패시터의 전하저장전극 형성방법.
- 제1항에 있어서, 상기 불순물이 도핑되지 않은 최상부의 제6폴리실리콘(14)은 제2, 3, 4및 5폴리실리콘 (10, 11, 12 및 13)보다 두껍게 증착하는 것을 특징으로 하는 캐패시터의 전하저장전극 형성방법.
- 제1항에 있어서, 상기 언도프 옥사이드(7) 및 옥사이드 스페이서(16)는 TEOS인 것을 특징으로 하는 캐패시터의 전하저장전극 형성방법.
- 제1항에 있어서, 상기 제1, 3및 5폴리실리콘(9, 11및 13)은 불순물이 과포화상태가 되도록 형성하는 것을 특징으로 하는 캐패시터의 전하저장전극 형성방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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| KR1019930026653A KR950021521A (ko) | 1993-12-07 | 1993-12-07 | 캐패시터의 전하저장전극 형성방법 |
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| KR (1) | KR950021521A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100571254B1 (ko) * | 1996-12-28 | 2006-08-23 | 주식회사 하이닉스반도체 | 반도체소자의산화막형성방법 |
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1993
- 1993-12-07 KR KR1019930026653A patent/KR950021521A/ko not_active Application Discontinuation
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| KR100571254B1 (ko) * | 1996-12-28 | 2006-08-23 | 주식회사 하이닉스반도체 | 반도체소자의산화막형성방법 |
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