KR950016066A - 공유 메모리를 갖는 디지탈 프로세서 및 비터비 디코더를 구비하는 집적회로 - Google Patents

공유 메모리를 갖는 디지탈 프로세서 및 비터비 디코더를 구비하는 집적회로 Download PDF

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Abstract

집적 회로(integrated circuit)는 디지탈 신호 프로세서(DSP,101)및 비터비 디코딩 기능를 실행하는 오류 수정코-프로세서(ECCP,113)를 포함한다. DSP 및 ECCP는 이중-포트(RAM)를 통상, 다중화하는 버스에 의해 다중-포트 메모리(116)의 블럭을 공유한다.ECCP가 RAM을 처리할때, EBUSY 플래그를 나타냄으로써 DSP가 RAM의 블럭을 액세싱하는 것을 억제하게 된다. 이런 기법은 DSP 및 ECCP가 동일한 집접 회로 칩상에 양호하게 형성되는 것을 허용하여,RAM 사용을 유지 및 최적화시킨다.

Description

공유 메모리를 갖는 디지탈 프로세서 및 비터비 디코더를 구비하는 집적회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명을 실행하는 적분회로의 일시예를 나타내는 도면.
제2도는 메모리의 시분배를 나타내는 타이밍도.

Claims (10)

  1. 신호 처리 기능을 수행하기 위한 디지탈 프로세서(101)를 구비하고, 명령 워드, 데이타 워드 및 계수들로 구성된 그룹으로부터 선택된 최소한 한가지 유형의 정보를 저장하는 메모리(116)를 추가로 구비하는 집적 회로에 있어서, 상기 집적 회로는 비터비 디코딩 기능(Viterbi decoding function)을 실행하는 코-프로세서(113, Co-processor)를 추가로 구비하는데, 상기 메모리는 상기 디지탈 프로세서 및 상기 코-프로세서간에 시공유되는 것을 특징으로 하는 집적 회로.
  2. 제1항에 있어서, 상기 메모리(116)가 상기 디지탈 프로세서 및 상기 코-프로세서 사이에 구분되어, 제1 어드레스 공간에 의해 정의되는 제1 부분(301)은 상기 코-프로세서에 의해 사용되고, 제2 어드레스 공간에 정의되는 제2 부분(302)은 상기 디지탈 프로세서에 의해 사용되는 것을 특징으로 하는 집적 회로.
  3. 제2항에 있어서, 상기 제1 부분 및 상기 제2 부분간의 경계부(303)는 상기 코-프로세서에 의해 제어되어, 상기 코-프로세서에 의해 요구되는 기억용량만이 상기 제1 부분에 포함되는 것을 특징으로 하는 집적 회로.
  4. 제1항에 있어서, 상기 시공유된 메모리가 상기 코-프로세서에 의해 제어되는 다중기(111)를 통하여 상기 디지탈 프로세서 및 상기 코-프로세서에 의해 엑세스되는 것을 특징으로 하는 집적 회로.
  5. 제1항에 있어서,상기 코-프로세서는 플래그 라인(122)을 이용하여 상기 디지탈 프로세서에 플래그 신호(EBUSY)를 공급하는데, 상기 코-프로세서가 디코딩 동작을 수행할 때는 상기 플래그 라인에 제1 신호 레벨을 제공하며, 상기 동작을 수행하지 않을 때는 상기 플래그 라인에 제2 신호 레벨을 제공하는 덧을 특징으로 하는 집적 회로.
  6. 제1항에 있어서, 상기 코-프로세서는 코-프로세서가 상기 디지탈 프로세서에 대한 상기 공유 메모리의 제어를 중단할 때, 인터럽트 라인(121)을 이용하여 상기 디지탈 프로세서에 인터럽트 신호 펄스(EREADY)를 공급하는 것을 특징으로 하는 집적 회로.
  7. 신호 처리 기능을 수행하기 위한 디지탈 프로세서(101)를 구비하고, 명령워드, 데이타 워드 및 계수들로 구성된 그룹으로부터 선택된 최소한 한가지 유형의 정보를 저장하는 메모리(116)를 추가로 구비하는 집적 회로에 있어서, 상기 집적 회로는 비터비 디코딩 기능을 실행하는 코-프로세서를 추가로 더 구비하는데, 상기 메모리는 상기 디지탈 프로세서 및 상기 코-프로세서 사이에 시공유되며, 상기 시공유 메모리는 제어 라인(115)을 이용하여 상기 코-프로세서에 의해 제공된 제어 신호(EBUSY)에 의해 제어되는 다중기(111)를 통하여 상기 코-프로세서 및 상기 디지탈 프로세서에의해 액세스된고, 상기 코-프로세서는 코-프로세서가 디코딩 동작을 수행할 때는 상기 제어 라인에 제1 신호 레벨을 제공하며, 상기 동작을 수행하지 않을 때는 상기 제어 라인에 제 신호 레벨을 제공하는 것을 특징으로 하는 집적 회로.
  8. 제7항에 있어서, 상기 코-프로세서는 플래그 라인(121)을 이용하여 상기 디지탈 프로세서에 플래그 신호(EREADY)를 공급하는데, 상기 코-프로세서는 코-프로세서가 디코딩 동작을 수행할 때는 상기 플래그 라인에 제1 신호 레벨을 제공하며, 상기 동작을 수행하지 않을 때는 상기 플래그 라인에 제2 신호 레벨을 제공하는 것을 특징으로 하는 집적 회로.
  9. 제7항에 있어서, 상기 메모리가 상기 디지탈 프로세서 및 상기 코-프로세서 사이에 구분되어져서 제1 어드레스 공간에 의해 정의되는 제1 부분(301)은 상기 코-프로세서에 의해 사용되며, 제2 어드레스 공간에 의해 정의되는 제2 부분(302)은 상기 디지탈 프로세서에 의해 사용되는 것을 특징으로 하는 집적 회로.
  10. 제9항에 있어서, 상기 제1 부분 및 상기 제2 부분간의 경계부(303)는 상기 코-프로세서에 의해 제어되어 장기 코-프로세서에 의해 요구되는 기억용량만이 상기 제1 부분에 포함되는 것을 특징으로 하는 집적 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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