JP3280529B2 - 共有メモリを有するデジタルプロセッサおよびビタビ復号器 - Google Patents

共有メモリを有するデジタルプロセッサおよびビタビ復号器

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JP3280529B2 JP27963194A JP27963194A JP3280529B2 JP 3280529 B2 JP3280529 B2 JP 3280529B2 JP 27963194 A JP27963194 A JP 27963194A JP 27963194 A JP27963194 A JP 27963194A JP 3280529 B2 JP3280529 B2 JP 3280529B2
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Description

【発明の詳細な説明】
【０００１】
【発明の分野】本発明は、デジタルプロセッサ、ビタビ
復号器、および共有メモリを有する集積回路に関する。
【０００２】
【技術背景】ビタビ復号器は、チャネルノイズに直面し
た受信デジタル信号シーケンスを改良評価する信号処理
の応用において使用される。たとえば、セルラ電話は、
ますます様々なタイプのデジタル伝送技術に移行してい
る。１つのデジタル標準（ＧＳＭ）はヨーロッパで一般
的に採用された一方で、他の標準（ＩＳ５４）は、北米
で、依然他の標準と検討されており利用予定にある。し
かしながら、移動体や歩行者が動くことからしばしば発
生するセルラの送信と受信の性質は、様々なチャネル妨
害を引き起こすことである。たとえばマルチパス干渉
は、近くの物体による反射が原因で、元の信号と時間的
に遅れて受信するいくつかの信号ができたときに、存在
する。このため、受信されたデジタルシーケンスは送信
されたシーケンスと厳密に一致しないかも知れない。デ
ジタルシーケンスは、伝送の困難を補償するために、要
求されたビット数の「パケット」に入れて送られる。ビ
ット数は固定であるか、あるいはまた可変である。上記
標準は、フォワードエラー訂正（ＦＥＣ；Forward Erro
r Correction）の様々な様式を提供している。ＦＥＣに
より伝送時の冗長度を与えるため付加ビットがパケット
に含められ、このためエラーが検出でき受信終了時にあ
る程度訂正され得る。パケットには、デジタル化された
音声情報あるいは、コンピュータファイル、ビデオ情報
など他のデータ様式を含むことができる。
【０００３】ビタビ・トレリス（格子）復号器は、送信
シーケンスを修復させるために、受信パケットを復号す
るのに通常使用される方法である。このＦＥＣ符号器の
特性が使用された場合、あるビットシーケンスが他のビ
ットシーケンス以上にもっともらしくなる。それゆえ、
ビタビ復号器はＭＬＳＥ（Most Likely Sequence Estim
ation ）デコンボリューション出力を供給し、様々なタ
イプのチャネル雑音と歪みを物ともせず、送信シーケン
スをより正確に修復させる。ランダム雑音によるエラー
の訂正に加えて、ビタビ復号器はマルチパス干渉に対し
て受信性能を向上できる。というのは、受信したデジタ
ルビットは互いに独立しているわけではなく、ある程度
相関があるからである。既知のビットシーケンスの復号
は、マルチパス干渉を補償するイコライザのタップウェ
イトを調整するために利用できる。このため、受信信号
シーケンスの履歴に関す情報があると、実際に送信され
た信号シーケンスを修復する精度を向上させることがで
きる。ビタビ復号技術の概観については、１９９２年、
ロンドン、ペンテック、アール スティール（編）Mobi
le Radio Commmunication に、「ビタビアルゴリズムの
概観」と題し紹介されている。
【０００４】これまでの技術においては、ビタビ復号器
は１個以上の集積回路で実現されてきた。ビタビ復号器
に命令する制御回路は、１個以上の集積回路上で実現さ
れる。いくつかの場合、制御回路は、ビタビ復号器に命
令を送る容易度の見地からみると柔軟性が制限されてい
た。そのうえ回路機能の複雑さは、単一の集積回路に安
価に含めることを妨げてきた。機能性が改善されしかも
プログラミングが容易なビタビ復号器を実現することが
望まれている一方で、集積回路の総数の削減が、所望の
機能性を実現する上で必要とされる。
【０００５】
【発明の要旨】我々はデジタルプロセッサとビタビ復号
器を含む一つの集積回路を発明した。デジタルプロセッ
サとビタビ復号器は時分割でメモリを使用する。メモリ
空間はビタビ復号器に対して、復号器の必要度にしたが
って変化する量で割り当てられる。
【０００６】
【詳細な説明】次に示す詳細な記述は、デジタルプロセ
ッサ、ビタビ復号器および両者間で時分割使用するメモ
リを一緒に含む集積回路に関する。ここで使われる「デ
ジタルプロセッサ」なる用語は、マイクロプロセッサ、
マイクロコントローラ、デジタルシグナルプロセッサ
（ＤＳＰ）および他のタイプを含む。本技術は、ここで
図解して示すＤＳＰで特別好都合に実現される。このこ
とは、ＤＳＰのよく知られた能力、つまり、デジタル化
されたアナログ通信と同様に、デジタル通信と関係した
様々な信号処理機能を効率良く取り扱うことができると
いうＤＳＰの能力に依っている。そのような機能には、
高速フーリエ変換（ＦＦＴ）、デジタルフィルタリン
グ、トーンジェネレーション、音声符号化及び音声復号
化などが含まれる。このなかで使われる「ビタビ復号
器」は、次の信号処理（（１）、（２））のどちらかあ
るいは両者を実行するビタビアルゴリズムを遂行する複
数の復号器を含む。（１）マルチパス干渉を補償するイ
コライゼーション（しばしば「ＭＬＳＥイコライゼーシ
ョン」と呼ばれる）。（２）送信信号を修復するチャネ
ルデコンボリューション。
【０００７】図１を参照すると、本発明の具体的図解が
示されている。デジタルシグナルプロセッサ「コア」
（１０１）は、図解するように、固定（Ｘ）データ（代
表的にはプログラミング命令と係数）をアクセスするア
ドレシングユニットと変数データをアクセスする別のア
ドレシングユニット、及びデータ演算処理装置（ＤＡ
Ｕ）から成る。シリアル／パラレル変換（及びパラレル
／シリアル変換）、入力／出力機能、及び正規化、指数
検出、ビット抜取、ビット挿入、バレル シフト等を含
むいろいろな他の機能が、（示されていない）他の論理
ブロックに選択的に実現されるかも知れない。ＲＯＭ１
０２は典型的に命令と係数をコアに供給する。ランダム
アクセスメモリはメモリバンク１０３、１０４及び１０
５から成る。このメモリは、ＲＯＭに最初蓄えられたプ
ログラム命令と係数をコアへ迅速に供給し、さらにデー
タもコアへ供給することもする高速キャッシュメモリと
して使われる。メモリバンクはこの例示では、それぞ
れ、１キロワードのサイズ、１６ビット１ワードであ
る。バス１０６は、コアのＸアドレシング ユニットと
メモリ間で、アドレスとデータの情報を通信するため用
意されている。バス１０７は、コアのＹアドレシングユ
ニットとメモリ間で、アドレスとデータの情報を通信す
るため用意されている。このタイプのキャッシュメモリ
アーキテクチャは、商用のＤＳＰで成功を治めてきてお
り、米国特許Ｎｏ．４，８９６，２６４で、様々の他の
タイプの可能性と共に示されている。メモリ（バンク１
０３、１０４、１０５）は、デュアルポートランダムア
クセスメモリ（ＤＰＲＡＭ）として機能しており、（示
されていない）マルチプレクサによりＸバス（１０６）
とＹバス（１０７）をマルチプレクシングすることによ
り、どちらかのデータを一定の時刻に選択し、これによ
って可能なコンテンション（競合）を回避している、と
いうことに注目すること。
【０００８】コアは、ビタビ復号機能を実現しているＥ
ＣＣＰ（エラー訂正協調プロセッサ）１１３のレジスタ
の読み書きができる。例えば、ＤＳＰコアはＥＣＣＰへ
パラメータと制御ワードの書き込みができる。コアはＥ
ＣＣＰからインタラプトとフラッグを読み取ることもで
きる。またＤＳＰコアは、他の（つまり、４番目の）メ
モリブロック１１６と通信することもする。このメモリ
ブロックは、ここではマルチプレクサ１１０と１１１に
よりトライポートとして具体化したマルチポート設計で
例示している。マルチプレクサ１１０はＸアドレス バ
ス１０８かまたはＹアドレスバス１０９のどちらかを選
択し、マルチプレクサ１１１の一方の入力を供給する。
マルチプレクサ１１１は、マルチプレクサ１１０の出力
かまたはＥＣＣＰ１１３からのＺアドレスバス１１２の
どちらかを選択する。選ばれたバスは、アクセスに必要
なメモリ位置を選択するため、（バス１１４経由で）共
有メモリ１１６へアドレスを供給する。共有メモリ１１
６は、ＥＣＣＰとはＺデータバス経由でデータのやり取
りを行い、そしてＤＳＰとは多重化されたＸとＹのデー
タバス１２４経由でデータのやり取りを行う。本発明
は、メモリブロック１１６をＤＳＰコアとＥＣＣＰの間
でタイムシェアリングで使う利用効率について改善させ
る。ＥＣＣＰは、ビタビ復号機能を実行するとき、トレ
ースバックメモリ内部の最適経路を決定する際使われる
トレリス（格子）を蓄積するためにメモリブロック１１
６の第１の部分を使用する。これに対してＤＳＰは、そ
れが実行するどんな機能に対してもメモリブロックの第
２の部分を使用する。このことから、命令コードとデー
タの両方あるいはどちらかは第２の部分に記憶される。
【０００９】具体的図解では、ＤＳＰはレジスタ１１
７、１１８、及び１１９を経由してＥＣＣＰと制御命令
とデータをやり取りする。実例で１１ビット長１１のＥ
ＣＣＰアドレスレジスタ（ＥＡＲ）１１７は、ＤＳＰが
やり取りすることになっている様々のデータレジスタの
アドレスを供給する。実例で１６ビットのＥＣＣＰデー
タレジスタ（ＥＤＲ）１１８は、他のＥＣＣＰレジスタ
１２０の数値をアクセスさせるポートである。これら他
のＥＣＣＰレジスタは、図解の場合では位置情報２１１
に至るまで有し、ＤＳＰからＥＣＣＰへ伝達する入力記
号とチャネルパラメータを記憶する。実例で３ビットの
ＥＣＣＰ命令レジスタ（ＥＩＲ）は、ＥＣＣＰが実行す
ることになっているＤＳＰからの制御命令を記憶する。
上記のレジスタ技術はＥＣＣＰの間接アドレスを可能に
する。あるいはまた、使用される技術の性格に制約され
ない本発明によって、ＥＣＣＰはＤＳＰのメモリ空間を
直接マップできる。
【００１０】図２を参照すると、ＥＢＵＳＹ信号線の電
圧が示されている。この信号線（１２２）の第１の部分
はＥＢＵＳＹフラグ信号をＤＳＰコア１０１へ供給す
る。これに対してＥＢＵＳＹ信号線（１１５）の第２の
部分はマルチプレクサ１１１を制御する。これらの部分
の信号は論理的に等価である。それゆえこれら部分（１
１５、１２２）は電気的に一緒に接続されるか、あるい
はＥＣＣＰにより分離され駆動される。時刻ＴoでＥＣ
ＣＰは、ＤＳＰが共有メモリブロックを排他的にアクセ
スしたことを示すために、ＥＢＵＳＹを低電圧状態（論
理「０」）に設定する。このことにより、ＤＳＰが実行
する必要のあるどのような機能に対しても、ＤＳＰは非
ＥＣＣＰコードを実行する。ＤＳＰが時刻Ｔ１でこのコ
ードの実行を終了した時、ＤＳＰはＥＣＣＰを初期化す
る。時刻Ｔ２でＤＳＰはＥＩＲにＥＣＣＰ命令を書き込
む。結果として、ＥＣＣＰはＥＢＵＳＹを高電圧状態
（論理「１」）に設定し、ＥＣＣＰが共有メモリブロッ
クを排他的にアクセスしたことを示す。換言すると、Ｅ
ＢＵＳＹはＥＣＣＰがアクティブだと立上り、ＤＳＰか
ら供給された新規の信号値を使用して、ビタビ復号の実
行をＥＣＣＰに可能にさせる。各入力記号が処理された
後、ＥＣＣＰは、時刻Ｔ４でＤＳＰに共有メモリへのア
クセスを許可し、ＥＢＵＳＹを再度Ｌ（ロー）に設定す
ることにより、メモリの制御を放棄する。加えて、ＤＳ
ＰはＥＣＣＰを読んで、ビタビ復号化から得られた復号
記号を決定するかもしれない。ＥＢＵＳＹ信号は、ＤＳ
ＰとＥＣＣＰ間のハンドシェークを行う上のフラグを提
供するように考案されたといえる。
【００１１】あるいは付加的に、中断信号（ＥＲＥＡＤ
Ｙ）はＤＳＰとＥＣＣＰ間のハンドシェークを促進させ
るために使われる。中断信号は、典型的にはＥＣＣＰが
共有メモリの制御をいつでもＤＳＰへ譲り渡せる時刻Ｔ
３で送られるパルスの形を取る。そのために、ＥＲＥＡ
ＤＹ信号線１２１もまた、図１で示しているようにＥＣ
ＣＰにより制御されている。ＥＣＣＰは必要とされた操
作を終了するまで制御を続け、その後でＤＳＰへ制御を
戻す。
【００１２】上記の手順で、入力記号の全体のフレーム
がＥＣＣＰにより復号される。各フレームは典型的に約
１２０から１５０の入力記号からなり、各記号は、復号
するのに典型的に２０から１５０のクロック周期を必要
とする。操作上は、ＤＳＰとＥＣＣＰは互いに通信しあ
い、そして共有メモリブロックは、ＥＣＣＰが復号操作
を実行していることをまず想定して、次に示すように動
作する。 （１）共有メモリをアクセスする前に、ＤＳＰは条件命
令を経由してＥＢＵＳＹフラグの状態を確認する。ＤＳ
Ｐは、ＥＢＵＳＹがＬ（ロー）になるまで、つまりＤＳ
Ｐが安全に共有メモリをアクセスできる時刻まで、ＥＢ
ＵＳＹフラグ（信号線１２２）を調べている。典型的な
命令シーケンスは次のようなものである。 ｗａｉｔ： ｉｆ ＥＢＵＳＹ ｇｏｔｏ ｗａｉｔ ｃｏｎｔｉｎｕｅ：ａｃｃｅｓｓＲＡＭ （２）共有メモリブロックを放棄する前に、ＥＣＣＰ
は、上記のような記号を処理する多数のクロック周期を
典型的に実行し、復号操作を実行する。 （３）それが終了したとき、ＥＣＣＰはわり込み信号線
１２１（ＥＲＥＡＤＹ）によってＤＳＰにわり込む。こ
れによってメモリブロックの使用をＤＳＰに明け渡す。 （４）ＤＳＰは共有メモリブロックをアクセスし所望の
操作を実行することになる。
【００１３】このことから、上記の具体例においてＤＳ
ＰとＥＣＣＰは、メモリ１１６を共有領域として利用し
あうために、フラグとわり込みの両者あるいはどちらか
を利用することにより通信しあう。フラグは、ＥＣＣＰ
が復号操作を実行中かどうかを判断するのにＤＳＰが調
べる単一のビット信号線である。わり込みは、ＥＣＣＰ
が現在の操作を終了したことを伝えるため、ＥＣＣＰが
ＤＳＰへ供給する信号である。しかしながら、他の形の
ハンドシェークも、メモリを共有領域として利用しあう
ために可能である。前述のメモリブロック１１６共有法
については、ＥＣＣＰが典型的操作において共有メモリ
へのアクセスするのに（？何の）半分以下の時間（典型
的には１０％以下）を要求する事実から、容易になる。
このためＤＳＰは大部分の時間共有メモリを使用して様
々な他の操作を自由に行うことができる。もちろんＤＳ
Ｐは、ＥＣＣＰの操作が関係しないすべての時間におい
て、様々な非共有メモリの資源（すなわちブロック１０
３、１０４及び１０５）を自由に使用することもでき
る。
【００１４】図２を参照すると、共有メモリブロック１
１６が、ＥＣＣＰの使う第１の部分３０１及びＤＳＰの
使う第２の部分３０２に分けて例示されている。第２の
部分３０２はＤＳＰに対して、ＥＢＵＳＹがＬ（ロー）
の時は何時でも有効である。これに対して３０１は、Ｄ
ＳＰに対してはフレーム間のみ有効である。「境界」３
０３はこれらの部分を分離するよう示されている。この
境界は典型的に、ＥＣＣＰを制御するソフトウェアで実
現され、従って物理的境界ではない。しかしながらこの
例で境界３０３は、あるメモリアドレスロケーション
（例えば０からＸ）がＥＣＣＰの範囲内にあり、および
別のメモリアドレスロケーション（例えばＸ＋１から１
０２３）が、例示している１０２４ビット（１キロビッ
ト）メモリのＤＳＰの範囲内にあることを示している。
境界３０３は現在望ましい具体例においてパラメトリッ
クであるため、ＥＣＣＰは一定の時間必要なだけのメモ
リ量を使用する。それゆえにメモリの最大量は、ＤＳＰ
の機能実現の利用のためには制限がない。
【００１５】典型的実例では、ＥＣＣＰで使用されるメ
モリ容量は本来必要とされた「制約長」に基づく。例示
の場合、この「制約長」は、ＥＡＲ（１１７）で間接的
にアドレスされるレジスタ（１２０）のうちの一つであ
るところのＥＣＣＰ制御レジスタにある３ビットのプロ
グラム可能フィールドに含まれる。この３ビットは、こ
の例示の場合、最大５１２ワード（ワード当り１６ビッ
ト）まである８個のメモリ要件のため提供されている。
加えて、ＥＣＣＰ制御レジスタの第４ビットは、メモリ
に記憶されたデータの「精度」を決定するために使用さ
れる。このビットは、各到来記号が８ビット（２５６レ
ベル）に量子化される「ソフト復号」の場合と各到来記
号がバイナリ（２レベル）ビットで表示される「ハード
復号」との間で選択する。本共有メモリ技術を実現する
他の方法もまた可能である。
【図面の簡単な説明】
【図１】本発明を実現する一つの具体的集積回路を示す
図である。
【図２】メモリの時分割の様子を図解するタイミング図
を示す図である。
【図３】パラメトリック境界を有すメモリ空間を示す図
である。
【符号の説明】
１０３、１０４、１０５ メモリバンク １０８ Ｘアドレスバス １０９ Ｙアドレスバス １１０、１１１ マルチプレクサ １１２ Ｚアドレスバス １１３ エラー訂正協調プロセッ
サ １１６ 共有メモリ １１７ ＥＣＣＰ命令レジスタ １１８ ＥＣＣＰデータレジスタ １１９ ＥＣＣＰアドレスレジス
タ ３０１ 第１の部分 ３０２ 第２の部分 ３０３ 境界
フロントページの続き (72)発明者 ホマヨーン サム アメリカ合衆国 18106 ペンシルヴァ ニア，ウェスコスヴィル，クラブ ハウ ス レーン 6073 (72)発明者 マーク アーネスト ゼアバッチ アメリカ合衆国 18104 ペンシルヴァ ニア，アレンタウン，ウィア ミル ロ ード 2282 (56)参考文献 特開 昭60−50667（ＪＰ，Ａ) 特開 昭60−231982（ＪＰ，Ａ) 特開 昭63−302476（ＪＰ，Ａ) 特開 昭64−5120（ＪＰ，Ａ) 特開 昭64−64176（ＪＰ，Ａ) 特開 平２−214072（ＪＰ，Ａ) 特開 平２−214073（ＪＰ，Ａ) 特開 平４−291063（ＪＰ，Ａ) 特開 平５−189998（ＪＰ，Ａ) 特開 平３−214819（ＪＰ，Ａ) 特開 平４−290315（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 13/00 G06F 11/10 330 G06F 12/00 570

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項１】 信号処理機能を実行するデジタルプロセ
    ッサ（１０１）と、更に、命令ワードとデータワードと
    係数とからなるグループから選択された少なくとも１つ
    のタイプの情報を蓄積するメモリ（１１６）とからなる
    集積回路において、 該集積回路はさらに、ビタビ復号機能を実現する協調プ
    ロセッサ（１１３）からなり、該メモリが該デジタルプ
    ロセッサと該協調プロセッサ間で時分割共有されてお
    り、該集積回路において更に、該メモリが該デジタルプ
    ロセッサと該協調プロセッサの間で分割され、第１のア
    ドレス空間で定義される第１の部分が該協調プロセッサ
    により使用され、そして第２のアドレス空間で定義され
    る第２の部分が該デジタルプロセッサにより使用される
    ことを特徴とする集積回路。
  2. 【請求項２】 請求項１に記載の集積回路においてさら
    に、該第１の部分と該第２の部分間の仕切り（３０３）
    が該協調プロセッサにより制御され、該協調プロセッサ
    が要求するメモリ容量だけが該第１の部分に包含される
    ことを特徴とする集積回路。
  3. 【請求項３】 請求項１に記載の集積回路において、該
    時分割共有メモリが、該協調プロセッサで制御されるマ
    ルチプレクサ（１１１）を介して該デジタルプロセッサ
    と該協調プロセッサによりアクセスされることを特徴と
    する集積回路。
  4. 【請求項４】 請求項１に記載の集積回路において、該
    協調プロセッサは、該デジタルプロセッサへフラグ信号
    （ＥＢＵＳＹ）をフラグ線（１２２）で供給するもので
    あり、該協調プロセッサが復号動作を実行しているとき
    には該協調プロセッサが第１の信号レベルを該フラグ信
    号線へ供給し、その他のときには第２の信号レベルを該
    フラグ線へ供給することを特徴とする集積回路。
  5. 【請求項５】 請求項１に記載の集積回路において、該
    協調プロセッサが該共有メモリの制御を該デジタルプロ
    セッサへ譲り渡すときには、該協調プロセッサが該デジ
    タルプロセッサに中断信号パルス（ＥＲＥＡＤＹ）を中
    断線（１２１）で供給することを特徴とする集積回路。
  6. 【請求項６】 信号処理機能を実行するデジタルプロセ
    ッサ（１０１）と、更に、命令ワードとデータワードと
    係数とからなるグループから選択された少なくとも１つ
    のタイプの情報を蓄積するメモリ（１１６）とからなる
    集積回路において、 該集積回路はさらに、ビタビ復号機能を実現する協調プ
    ロセッサ（１１３）からなり、該メモリが該デジタルプ
    ロセッサと該協調プロセッサ間で時分割共有されてお
    り、該時分割共有メモリが、該協調プロセッサにより制
    御線（１１５）で供給される制御信号（ＥＢＵＳＹ）で
    制御されるマルチプレクサ（１１１）を介して該デジタ
    ルプロセッサと該協調プロセッサとからアクセスされて
    おり、そして該協調プロセッサは、該協調プロセッサが
    復号動作を実行しているときには第１の信号レベルを該
    制御線へ供給し、そしてその他のときには第２の信号レ
    ベルを該制御線へ供給することを特徴とする集積回路。
  7. 【請求項７】 請求項６に記載の集積回路において、該
    協調プロセッサは更に、該デジタルプロセッサへフラグ
    信号（ＥＲＥＡＤＹ）をフラグ線（１２１）で供給する
    ものであり、該協調プロセッサは、該協調プロセッサが
    復号操作を実行しているときには第１の信号レベルを該
    フラグ線へ供給し、その他のときには第２の信号レベル
    を該フラグ線へ供給することを特徴とする集積回路。
  8. 【請求項８】 請求項６に記載の集積回路においてさら
    に、該メモリが該デジタルプロセッサと該協調プロセッ
    サとの間で分割され、第１のアドレス空間で定義される
    第１の部分（３０１）が該協調プロセッサにより使用さ
    れ、そして第２のアドレス空間で定義される第２の部分
    （３０２）が該デジタルプロセッサにより使用されるこ
    とを特徴とする集積回路。
  9. 【請求項９】 請求項８に記載の集積回路においてさら
    に、該第１の部分と該第２の部分間の仕切り（３０３）
    が該協調プロセッサにより制御され、該協調プロセッサ
    が要求するメモリ容量だけが該第１の部分に包含される
    ことを特徴とする集積回路。
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