KR950015647A - 반도체장치의 제조방법 - Google Patents

반도체장치의 제조방법 Download PDF

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Abstract

반도체 기판의 단차부를 삭제시켜, LSI의 미세화 및 생산성 향상을 도모한 것이고, 특히 다층 배선을 가지는 반도체 장치의 제조방법에 관한 것으로, 반도체 기판의 주면상에 형성된 절연막위에 금속을 입히고, 배선 패턴을 가공하는 공정과, 전체면에 절연막을 금속의 두께보다 두껍게 퇴적하는 공정과, 전체면에 포지형 또는 네가형의 레지스트막을 도포하는 공정과, 전체면에 걸쳐서 스트라이프 형상등이 규칙적으로 배치된 패턴이 설치된 마스크를 사용해서, 절연막의 표고가 낮은 영역에 초점을 맞추어 노광하는 공정과, 현상해서 절연막의 표고가 낮은 부위만으로 마스크 패턴의 레지스트를 형성하는 공정을 포함하는 것을 특징으로 한다.

Description

반도체 장치의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1a도 내지 제1e도는 본 발명에 의한 층간막 형성 방법의 제1실시예를 도시하는 공정 단면도.

Claims (10)

  1. 반도체 기판의 하나의 주 표면상에 형성된 절연막위에 금속을 피복하여 배선 패턴을 가공하는 공정과, 전체면에 상기 금속의 두께보다 두껍게 절연막을 적층하는 공정과, 전체면에 감광성막을 도포하는 공정과, 전체면에 걸쳐 규칙적인 배치로된 패턴이 만들어진 마스크를 이용하여 절연막의 표고가 낮은 영역에 초점을 맞추어 노광하는 공정과, 현상하여 절연막의 표고가 낮은 부분에만 마스크 패턴의 레지스트를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  2. 제1항에 있어서, 상기 규칙적인 배치로된 마스크 패턴의 형상이 스트라이프(stripe) 형상인 것을 특징으로 하는 반도체 장치의 제조방법.
  3. 제1항에 있어서, 규칙적인 배치로된 마스크 패턴의 형상이 격자 형상인 것을 특징으로 하는 반도체 장치의 제조방법.
  4. 제2항 또는 3항에 있어서, 마스크의 규칙적 패턴 형상에서 패턴의 폭이 패턴 간격 이상인 것을 특징으로 하는 반도체 장치의 제조방법.
  5. 제1항에 있어서, 규칙적인 배치로된 마스크 패턴의 주위가 상기 배선 패턴의 주위와 평행 또는 비평행으로 배치되는 것을 특징으로 하는 반도체 장치의 제조방법.
  6. 반도체 기판의 하나의 주 표면위에 형성된 절연막위에 금속을 피복하여 배선 패턴을 가공하는 공정과, 전체면에 절연막을 상기 금속의 표면에 적층하는 공정과, 전체면에 감광성 폴리이미드막을 도포하는 공정과, 전체면에 걸쳐 규칙적인 배치로된 패턴이 만들어진 마스크를 이용하여 절연막의 표고가 낮은 영역에 초점을 맞추어 노광하는 공정과, 현상하여 절연막의 표고가 낮은 부분에만 마스크 패턴의 폴리이미드를 형성하는 공정과, 제2폴리이미드를 전체면에 도포하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  7. 제6항에 있어서, 상기 규칙적인 배치로된 마스크 패턴의 형상이 스트라이프(stripe) 형상인 것을 특징으로 하는 반도체 장치의 제조방법.
  8. 제6항에 있어서, 규칙적인 배치로된 마스크 패턴의 형상이 격자 형상인 것을 특징으로 하는 반도체 장치의 제조방법.
  9. 제7항 또는 제8항에 있어서, 마스크의 규칙적 패턴 형상에서 패턴의 폭이 패턴 간격 이상인 것을 특징으로 하는 반도체 장치의 제조방법.
  10. 제6항에 있어서, 규칙적인 배치로된 마스크 패턴의 주위가 상기 배선 패턴의 주위와 평행 또는 비평행으로 배치되는 것을 특징으로 하는 반도체 장치의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019940030148A 1993-11-17 1994-11-17 반도체 장치의 제조방법 KR0145369B1 (ko)

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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3300203B2 (ja) * 1995-07-04 2002-07-08 松下電器産業株式会社 半導体マスク装置、その製造方法及び半導体装置の製造方法
US5863828A (en) * 1996-09-25 1999-01-26 National Semiconductor Corporation Trench planarization technique
US5928960A (en) * 1996-10-24 1999-07-27 International Business Machines Corporation Process for reducing pattern factor effects in CMP planarization
US6238845B1 (en) 1997-11-13 2001-05-29 Texas Instruments Incorporated Method of forming lead frames with preformation support
US6165892A (en) * 1998-07-31 2000-12-26 Kulicke & Soffa Holdings, Inc. Method of planarizing thin film layers deposited over a common circuit base
US6180525B1 (en) 1998-08-19 2001-01-30 Micron Technology, Inc. Method of minimizing repetitive chemical-mechanical polishing scratch marks and of processing a semiconductor wafer outer surface
FR2796758B1 (fr) * 1999-07-22 2003-02-14 France Telecom Procede de correction des effets topographiques sur substrat en micro electronique
KR100363093B1 (ko) * 2000-07-28 2002-12-05 삼성전자 주식회사 반도체 소자의 층간 절연막 평탄화 방법
US6500755B2 (en) * 2000-12-06 2002-12-31 Advanced Micro Devices, Inc. Resist trim process to define small openings in dielectric layers
DE10240423B4 (de) * 2002-09-02 2007-02-22 Advanced Micro Devices, Inc., Sunnyvale Halbleiterelement mit einem Feldeffekttransistor und einem passiven Kondensator mit reduziertem Leckstrom und einer verbesserten Kapazität pro Einheitsfläche und Verfahren zu dessen Herstellung
TWI687987B (zh) * 2015-02-17 2020-03-11 愛爾蘭商滿捷特科技公司 填充蝕刻洞的製程

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60245229A (ja) * 1984-05-21 1985-12-05 Nippon Telegr & Teleph Corp <Ntt> 半導体装置の製造方法
JPS61287245A (ja) * 1985-06-14 1986-12-17 Hitachi Ltd 多層配線法
JPH02271617A (ja) * 1989-04-13 1990-11-06 Fuji Electric Co Ltd 半導体集積回路の製造方法
DE58908781D1 (de) * 1989-09-08 1995-01-26 Siemens Ag Verfahren zur globalen Planarisierung von Oberflächen für integrierte Halbleiterschaltungen.
US5077234A (en) * 1990-06-29 1991-12-31 Digital Equipment Corporation Planarization process utilizing three resist layers
US5292689A (en) * 1992-09-04 1994-03-08 International Business Machines Corporation Method for planarizing semiconductor structure using subminimum features

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KR0145369B1 (ko) 1998-08-17

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