KR950014275B1 - 게이트 절연형 전계효과 트랜지스터의 제조방법 - Google Patents

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가부시키가이샤 한도오따이 에네루기 겐큐쇼
야마자끼 순페이
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Abstract

내용 없음.

Description

게이트 절연형 전계효과 트랜지스터의 제조방법
제1(a)도는 본 발명에 따른 박막전계효과 트랜지스터를 제조하는데 적합하게 사용되는 플래너형 마그네트론 RF 스퍼터링 장치를 보인 개략 구성도.
제1(b)도는 제1(a)도에서 보인 장치에 설치된 자석배열을 보인 평면도.
제2(a)도-제2(e)도는 본 발명의 제l실시형에 따른 박막 전계 효과 반도체 트랜지스터의 제조방법을 보인 단면도.
제3(a)도는 반도체 막이 증착되는 분위기내 수소의 분압과 반도체 막의 전계이동도 사이의 관계를 보인 그래프.
제3(b)도는 반도제 막이 증착되는 분위기내 수소의 분압과 반도체 막을 구성하는 트랜지스터의 한계 전압사이의 관계를 보인 그래프.
제4도-제8도는 본 발명에 따른 전계효과 트랜지스터의 드레인 전류와 드레인 전압 사이의 관계를 보인그래프.
제9도는 여러 증착 조건하에서 증착된 반도체 막의 라만 스펙트럼을 보인 그래프.
제10(a)도와 제10(b)도는 본 발명의 제2 및 제3실시 형태에 따라 구성된 박막전계효과 반도체 트랜지스터를 보인 단면도.
본 발명은 반도체 장치의 제조방법에 관한 것으로, 특히 다결정 반도체 막으로 구성되는 박막 게이트 절연형 전계효과 트랜지스터의 제조방법에 관한 것이다.
종래, 다결정 반도체 박막이 550℃-900℃의 온도 범위에서 증착되는 저압 CVD를 이용하는 방법이 알려진바 있다. 최근에는 광역디스플레이를 갖는 액정판넬의 개발로 기판의 넓은 영역에 걸쳐 다결정 반도체 막을 증착하는 증착기술이 요구되고 있다.
다결정 막은 넓은 영역에 다결정 막을 직접 증착하는 것이 반응 온도 때문에 어려워 저압 CVD에 의하여 아모퍼스 반도체 막을 증착하고 난후에 이 아모퍼스 막을 재결정시켜 형성된다.
그러나, 그 저압 CVD에 의하여 반도체 막을 균열하게 증착하는 것이 매우 어렵다. 이는 또한 증착시간이 길게 요구되는 플라즈마 CVD의 문제점이기도 하다.
다른 한편으로 이러한 점을 감안할때에 스퍼터링 방법은 탁월하다. 특히 막이 마그내토론 스퍼터링 방법으로 증작될때에 다음과 같은 잇점이 있다.
1) 전자가 타킷트의 부근으로 제한되므로 기판의 표면이 에너지가 큰 전자에 의하여 덜 손상반는다.
2) 넓은 영역이 저온에서 피복될 수 있다.
3) 유해가스가 사용되지 않으므로 공정이 안전하고 실용성이 있다.
종래의 스퍼터링은 스퍼터링에 의하여 증착되는 수소화 아모퍼스 반도체의 전기적인 특성이 트랜지스터용의 체널 형성의 조건을 만족시킬 정도로 좋지는 않으므로 수소없이 수행된다. 그러나 스퍼터링으로 증착된 반도체 막은 그 열결정화가 매우 어려운 결점이 있다.
본 발명의 목적은 기판의 넓은 영역에 걸친 다결정 반도체 막으로 구성된 게이트 절연형 전계효과 트랜지스터의 제조방법을 제공하는데 있다.
본 발명의 다른 목적은 막내에 천연산화물의 형성이 용이치 않을 정도로 치밀한 다결정 반도체 막으로 구성되는 게이트 절연형 전계효과 트랜지스터의 제조방법을 제공하는데 있다.
본 발명의 또다른 목적은 격자왜곡을 갖는 다결정 반도체 막으로 구성되는 게이트 절연형 전계효과 트랜지스터의 제조방법을 제공하는데 있다.
본 발명의 부가적인 목적, 잇점 및 특유의 구성은 다음의 실시에에 따라 본 발명의 기술분야에 숙련된 자에게는 명백할 것이며, 본 발명의 실시에 의하여서도 쉽게 이해될 수 있을 것이다. 본 발명의 목적과 잇점은 점부된 청구범위에 지적된 특정한 수단과 이들의 조합에 의하여 실현되고 달성될 수 있을 것이다.
상기 언급된 목적과 다른 목적이 본 발명에 따라서 성취될 수 있도록 하기 위하여 본 발명에 따른 전계효과 트랜지스터 제조방법은 유리기판 위에 형성된 실리콘 산화물 버퍼막이 제공된다. 유리기판은 유기기판의 온도하락 과정에서, 예로, 결정화온도로부터 수축된다.
유리기판의 수축에 기인한 반도체 막의 수축은 반도체막 및 유리기판 사이에 실리콘 산화물 버퍼 막을 게재시켜 경감된다. 추가적으로, 실리콘 산화물 버퍼막은 온도 하락 과정에서 수축된다. 실리콘 산화물 버퍼막의 상기 수축은 반도체 막을 수축시켜 반도체 막안에 격자왜곡을 제공한다. 추가로, 실리콘 산화물 버퍼막은 반도체 막의 수축을 경감시키는 능력을 갖기 때문에 격자 왜곡은 실리콘 산화물 버퍼 막에 의해 조절된다. 즉, 과임 격지왜곡이 실리콘 산화물 버퍼막의 경감작용에 기인하여 반도체 막안에 생성되지 않고, 반도체 막안의 그레인 경계(grain boudary)의 에너지 앤드 감이 감소되거나 제거된다. 결과적으로, 본 발명의 트랜지스터의 이동도는 격자왜곡이 조절되기 때문에 증가된다. 추가로, 실리콘 산화물 버퍼 막은 상기 언급된 정감 작용과 실리콘 산화물 자체의 수축에 의한 반도체 막의 수축 작용이라는 두가지 기능을 수행한다. 이러한 이중 기능은 오직 기판이 유리기판을 갖는 장치의 제조공정에서만 일어날 수 있다.
본 발명에 있어서는 체널을 형성하는 반도체 막이 수소로 구성된 분위기에서 스퍼터링으로 증작되고 게이트 절연막을 형성하는 산화물 막은 산소 분위기에서 스퍼터링으로 증착된다.
본 발명의 우선 실시형태에 따라서, 반도체 막은 아모퍼스 상태 또는 이와 동등한 상태에서 피복된다. 그리고 이 아모퍼스 반도체는 아모퍼스 상태를 다결정상태로 전환시킬 수 있도록 450℃-750℃, 전형적으로는 600℃에서 열처리된다. 이러한 재결정 과정은 상기 언급된 바와 같이 수소를 이용하지 않는 종래의 경우 비하여 쉽게 행하여 진다. 그 이유는 다음과 같은 것으로 생각된다.
종래의 경우에 있어서는 a-Si와 같은 아모퍼스 반도체가 증착되면 실리콘 원자의 분포가 일정치 않은특정 형태의 미세구조를 형성한다. 이러한 미제구조는 재결정화 과정에 방해가 된다.
본 발명자들은 미세구조의 형성이 열처리로 쉽게 재결정될 수 있는 반도체 막에 수소를 주입하므로서 방지됨을 확인하였다. 열처리후 형성된 다결정의 평균직경은 5Å-400Å 정도이다. 막에 주입되는 수소의 비율은 5원자% 이하이다.
반도체 막에 있어서 보다 중요한 특성은 그 경계면에서 다결정 사이를 근접한 연결을 가능케하는 격자왜곡이다. 이러한 특징은 경계면에 장벽의 형성이 방지되도록 하는데 도움이 되는 한편 이러한 격자왜곡이 없는 경우에 있어서는 산소와 같은 불순물원소가 경계면에 모여 캐리 어의 운반을 방해하는 결정장벽이 형성되는 경향을 보인다.
이러한 이유로 본 발명에 따라 형성된 반도체에서는 전자의 이동도(전계이동도)가 5-300cm2/V·S로 크게 개선되었다. 이는 본 발명이 무불순물 제조방법을 제안함을 의미한다. 반도체 막에서 비교적 많은 양의 산소가 발생하는 경우에 있어서도 본 발명의 제조방법은 허용 가능한 트랜지스터를 생산할 수 있다.
더욱이, 스퍼터링으로 증착되는 반도체는 정교하여서 막의 내측에 이르기까지 산화가 이루어지는 것을 허용하지 않고 다만 그 표면에만 매우 얇은 산화물 막이 형성되는 반면에, 플라스마 CVD에 의하여 증착된 반도체는 비교적 높은 비율의 그 아모퍼스 상태를 포함하고, 이를 통하여 반도체의 내부까지 산화가 진행된다. 본 발명의 이러한 정교한 구조는 격자왜곡과 함께 결정사이의 경계면 방벽을 줄이는데 도움이 된다.
반도체 막의 증착을 위한 스퍼터링이 수행되는 분위기는 수소, 이러한 수소와 Ar 및 He와 같은 불활성기체의 혼합물, 또는 SiH4나 Si2H6아 같이 반도체 막의 특성을 변화시키지 않는 수소 화합물일 수 있다. 어떠튼간에, 분위기내의 수소는 충분한 격자왜곡을 갖는 반도체 막을 얻는데 중요한 역할을 한다. 수소/알곤 혼합물의 경우에 있어서, 수소비율은 5%-100% (따라서 알곤비율은 95%-0%) 사이, 전형적으로는25%-95%(따라서 알곤은 75%-5%) 사이에서 선택된다.
게이트 절연막도 분위기가 산화 분위기로 바뀌는 것을 제의하고는 반도체 막의 증착과 동일한 방법으로 증착된다. 이러한 내제에 의하여 스퍼터링으로 산화물 막이 형성될 수 있다.
본 발명을 첨부도면에 의거하여 보다 상세히 설명하면 다음과 같다.
제1도에는 본 발명에 따른 박막전계효과 반도체 트랜지스터를 제조하는데 적합하게 사용되는 플래너형마그네트론 RF 스퍼터링 장치를 보인 것이다.
이 장치는 진공챔버(1), 각각 밸브(2a),(2c)가 구비된 터보분자펌프(2b)와 로타리펌프(2d)로 구성되는 배기 시스템, 타키트(4)를 냉각시킬 수 있도록 냉각제가 흐를 수 있는 내부도관(3a)이 형성되어 있고 다수의 자석(3b)이 구비되어 있으며 타킷트(4)를 지지하기 위하여 챔버(1)의 하측에 고정되어 있는 금속홀더(3), 홀더(3)에 RF에너지를 공급하기 위한 매칭박스(5b)가 구비되어 있는 RF(예를들어 13.56MHz) 공급원으로 구성되는 에너지 공급원(5), 피복될 기판(11)을 지지하기 위하여 챔버(1)의 상부위치에 배치된 기판홀더(6), 기판홀더(6)에 매입되어 있는 히터(6a), 기판(11)과 타킷트(4)를 차단하는 셔터(7) 및 가스공급시스템(8)으로 구성된다.
부호 "9"로 보인 것은 진공챔버(1)의 기밀구조를 유지하기 위한 밀봉수단을 나타냈다. 기판(1)상에 실제의 증착이 있기전에 타킷트에서 발생된 불순물이 스퍼터되어 기판(11)과 타킷트(4) 사이에 놓이는 셔터(7)상에 증착된다. 이후에 기판(11)상에 정상적인 증착이 이루어지도록 셔터가 제거된다.
자석(3b)은 이들의 N극이 상측으로 향하고 S극이 하측으로 향하도록 배향되어 제1(B)도에서 보인 바와 같이 원안에 수평으로 배열됨으로써 전자가 기판(1l)과 타킷트(4) 사이의 스퍼터링 영역으로 제한되도록 한다.
제2(A)도-제2(E)도에서는, 본 발명의 제1실시 형태에 따라 박막전계효과 트랜지스터를 제조하는 방법이 설명될 것이다.
유기기판(11)이 제1(A)도와 제1(B)도에서 보인 마그네트론 RF 스퍼터링 장치에 배치되고 기판온도 150℃의 100% O2분위기(0.5Pa)에서 SiO2버퍼 막(12)이 200nm의 두께로 피복된다.
이 장치의 출력은 13.56MHz RF 에너지인 경우에 400W이다. 타깃트로서는 단결정 실리콘이 사용된다. 아모퍼스 실리콘 막이 스퍼터링 장치에서 SiO2버퍼 막(12) 상에 100nm의 두께로 증착된다.
분위기는 분압으로 H/(H2+Ar)=0.8이 되게 수소와 알곤으로 구성되는 혼합물로 구성된다. 전제압력은0.5Pa이고, 장치의 출력은 13.56MHz RF 에너지로 400W이며, 타킷트로서 단결정 실리콘이 사용되고, 기판 온도는 동일한 방법으로 히터(6a)에 의하여 150℃(증착온도)에서 유지된다.
바람직한 실시형태에서, 혼합물중 수소비율은 5%-100% 사이에서 선택되고 증착온도는 50℃-500℃이며, 출력은 다른 펄스 에너지 공급원과 조합될 수 있는 500Hz-100GHz의 주자수 범위에서 100W-10MW사이이다.
그리고, 아모퍼스 실리콘 막은 수소 또는 불활성 분위기, 예를들어 100%의 질소에서 10시간동안 450℃-700℃, 전형적으로 600℃에서 열처리된다. 실험에 의하면 SIMS 분석으로 산소, 탄소 및 수소가 각각 밀도 2 ×1020cm-3,5 ×10188cm-3과 5% 이 하로 포함됨이 확인되었다.
이들 밀도의 수치는 깊이 방향에 따라 변화된 각 원소의 최소값이다. 최소값이 측정된 이유는 천연산화물이 반도체 막의 표면에 존재하기 때문이다. 이들 농도는 재결정 후에도 변경되지 않았다.
통상적으로 산소와 같은 불순물은 결정사이의 경계면에 모여 반도체 내에서 경계면장벽을 형성하는 경향이 있다. 그러나, 본 발명에 따라 형성되는 반도체 막의 경우에는 격자왜곡이 장벽의 형성을 방지하여 2×1020cm-3정도의 산소농도에도 캐리어의 운반에 영향이 거의 없어 실시에 있어서 아무런 문제점도 없다. 격자왜곡의 존제는 이후 상세히 설명되는 바와 같이, 제9도에서 보인 바와 같이 보다 낮은 파수(波數)를 향하여 레이저 라만스펙트럼의 피이크가 이동한 것에 의해 나타난다.
반도제 막이 기판(11) 상에서 행하여지는 다음 공정에 따라 다수의 트랜지스터를 형성화되는데 필요한 패턴을 얻도록 엣칭된다. 제2(a)도에서 보인 막(l3)은 형성되리는 하나의 트랜지스터에 해당한다.
다음으로 n+형 아모퍼스 실리콘 반도체 막이 마그네트론 RF스퍼더링장치에서 막(13)상에 50nm의 두께로 증착된다. 분위기는 분압으로 10%-99%, 예를들어 80%의 H2, 10%-90%, 예를들어19%의 Ar과, 10%이하, 예를들어 1% 이하의 PH3로 구성되는 혼합물로 구성된다. 전체압력은 0.5Pa이고, 장치의 출력은13.56MHz RF 에너지에서 400W이며, 다킷트로 단결정 실리콘이 사용되고, 장치내 기판온도는 150℃로 유지된다. 인의 도핑은 이온주입 방법이나 사전에 인불순불이 도핑된 다킷트를 이용하는 적당한 기술로 수행될 수 있다.
붕소가 인 대신에 도판트로서 사용될 수 있다. 그리고 불순물 반도체 막에 패턴이 형성되어 제2(b)도에서 보인 바와 같이 소오스 및 드레인 성역(14)이 형성된다.
이 구조의 전체표면은 제2(c)도에서 보인 바와 같이 마그네트론 RF스퍼터링에 의하여 100nm의 두께로 실리콘 산화물 막으로 피복된다. 분위기는 0.5Pa에서 불활성 기체로 희석된 고밀도 산소, 바람직하게는100%의 산소로 구성된다. 이 장치의 출력은 l3.56MHz RF에너지에서 400W이고, 타킷트로서는 단결정 실리콘이나 인공수정이 사용되었으며, 기판온도는 100℃로 유지된다.
순수산소(100% 산소)가 분위기로 사용될때에, 게이트절연 막의 표면 수준 밀도는 탁월한 트랜지스터 특성을 얻도록 감소될 수 있다.
제2(d)도에서 보인 바와 같이, 산화물 막(15)에 접촉공을 뚫은 후에 알루미늄 막(16)이 300nm의 두께로 진공 증발에 의해 증착되고 게이트전극(G)과 소오스 및 드레인 접촉전극(S),(D)을 형성하도록 패턴처리된다.
끝으로, 전체구조가 100% 수소분위기에서 30분동안 375℃로 어닐링 처리된다. 계면전위를 낮추고 장치특성을 개선하기 위하여 수소어닐링이 수행된다. 그 결과로 100μm×100μm의 채널영역을 갖는 박막 트랜지스터를 얻는다. 이러한 트랜지스터의 특성이 다음과 같이 시험되었다.
상기 과정은 참고용을 마련하기 위하여 반도제 막(12)의 증착조건을 변경하여 반복되었다. 수소/Ar 혼합물 분위기의 수소비율을 분압으로 H2/(H2+Ar)=0, 0.05, 0.2, 0.3, 0.5와 0.8이 되도록 바꾸어 보았다.
제3(a)도는 전계이동도 대 비율(Pm/P전체=H/(H2/(H2+Ar))을 보인 그래프이다. 이 그래프에 따라서, 수소비율이 20% 이상인 경우에 전계이동도의 값이 큼을 알 수 있다. 제3(b)도는 한계전압대 수소비율을보인 그래프이다. 이 그래프에서, 평상시 오프 상태를 유지하는 형태의 전계효과 토랜지스터는 8V 이하의 한계전압을 가짐을 알 수 있는바, 이러한 전압은 수소비율이 알곤보다 큰경우에 실질적인 관점에서 요망되는 것이다.
이는 양호한 특성을 갖는 트랜지스터가 수소분위기에서 수행된 스퍼터링을 통하여 아모퍼스실리콘 막을 증착하고 이 막을 열처리하므로서 체널영역을 제작하여 형성될 수 있음을 의미한다. 전기적인 특성은 수소비율이 증가될때에 개선되는 경향을 보인다.
제4도-제8도는 드레인전류와 드레인전압 사이의 관계를 보인 그래프이다. 수소/Ar 혼합물 분위기중 수소의 비율, 즉 H/(H2+Ar)은 분압으로 각각 0(제4도), 0.05(제5도), 0.2(제6도), 0.3(제7도) 및 0.5(제 8도)이었다.
곡선(41), (51), (61), (71), (81)는 게이트 전극에 20V를 인가하여 측정된 경우에 해당한다. 곡선 (42), (52), (62), (72), (82)는 게이트 전극에 25V를 인가하여 측정된 경우이다. 곡선 (43), (53), (63), (73), (83)전극에 30V를 인가한 경우이다.
본 발명의 괄목할 만한 효과는 제5도를 제6도에 비교하였을때에 명백하게 나타단다. 즉, 곡선(53)을 곡선(63)에 비교하였을 때에, 수소비율이 0.2인 경우 드레인 전류는 수소비율이 0.05인 경우보다 10배 이상큼을 알 수 있다. 이는 트랜지스터의 특성이 아모퍼스 실리콘 막 (13)이 증착되는 분위기내의 수소비율이 5%에서 20%로 증가하였을때에 현저히 개선되었음을 의미한다. 이러한 사실은 다음의 실험으로도 확인되었다.
채널영역이 증착되는 수소/Ar 혼합물 분위기중 수소의 비율을 분압으로 각각 H/(H2+Ar)=0, 0.05, 0.2, 0.3과 0.5로 바꾸어 보았다. 제9도는 열처리후 반도체 막(12)의 라만스펙트럼을 보인 그래프이다. 수소/Ar 혼합물 분위기중 수소의 비율 H/(H2+Ar)은 분압으로 0(곡선 91), 0.05(곡선 92), 0.2(곡선 93)과 0.5(곡선 94)였다.
이 그래프에서 보인 바와 같이, 수소비율이 5% (곡선 92)의 경우와 비교하였을 때에 20% (곡선 93)로 증가되었을 때에 결정성이 현저히 향상되었다. 20%의 경우에 막의 조직적인 결정의 평균직경은 5Å-400Å, 전형적으로는 50 Å - 300Å 이었다.
라만스펙트럼의 위치는 단결정 실리콘의 피이크위치, 즉 522cm-1를 기준으로 할때에 △(약 10cm-1)만큼 작은 파수 방향으로 이동되었으며, 이러한 이동이 격자왜곡을 나타낸다. 막이 치밀하고 이로 인하여 그 결정은 수축되었다. 수축과 격자왜곡 때문에, 각 결정은 인접한것 끼리 밀접하게 연결될 수 있고 경계면에 거의 불순물이 모이지 않았고 장벽의 높이가 낮아졌다. 따라서 막내 불순물의 농도가 2×1020cm-3으로 높은 경우에는 높은 캐리어의 이동도가 실현될 수 있다.
다시 제6도, 제7도와 제8도에서, 수소비율이 곡선(63), (73), (83)를 비교하여 볼때에 수소비율이 증가함에 따라 드레인 전류가 증가함을 알 수 있다. 드레인전압 VD가 낮을때에 드레인 전류 ID는 다음식으로 표시된다.(Solid State Electronics Vo1.24, No.11, p.1059,1981, 영국에서 인쇄).
ID=(W/L)μC(VG-VT)VD ---------------------(16-1)
상기 식에서, W는 트랜지스터의 채널폭을 나타내고, L은 채널 길이이며, μ는 캐리어 이동도, C는 게이트 절연산화막의 정전용량, VG는 게이트전압, 그리고 VT는 한계전압을 나타낸다.
제4도-제8도의 곡선은 원점부근에서 상기 식으로 표현될 수 있다. 캐리어 이동도 μ와 한계전압 VT은 분위기중 수소비율에 의하여 결정되는 한편, W,L 및 C의 값은 트랜지스터의 기하학적 설계에 의하여 결정된다. 따라서, 상기 식에서 변수는 ID, VG와 VD이다.
제4도-제8도에서, 곡선은 변수 VG가 고정된 것으로 가정하여 작도된 것이므로 이들은 원점부근에서 상기 식으로 표현된 변수가 2개인 함수로 간주된다. 상기 식(16-1)은 한계전압 VT가 감소하고 이동도 μ가 증가함에 따라 제4도-제8도에 작도된 각 곡선의 기율기는 원점부근에서 증가함을 암시하고 있다. 이는 제2도와 제3도에서 보인 각각의 경우의 VT와μ를 참조하여 제4도-제8도를 각각 비교할때에 명백하게 된다. 또한 상기 식은 박막 트랜지스터의 전기적인 특성이 VT와 μ에 따라 변화하므로 장치특성은 제2도와 제3도중의 하나 의하여서만 결정될 수 없음을 교시한다.
제4도-제8도에 작도된 각 곡선의 원점 가까이에서의 기울기를 이러한 이유에서 서로 비교 하였을때에 수소 비율은 20% 이상, 바람직하기로는 100%이어야 하는 것으로 결론을 내릴 수 있다.
이는 다음을 고려하면 이해할 수 있다. 제4도 내지 제8도를 서로 비교하므로서, 아모퍼스 실리콘 막(13)이 스퍼터링으로 증착될때에 드레인 전류는 수소비율이 100%에 가깝게 증가할수록 증가한다. 이는 곡선 (43), (53), (63), (73), (83)를 비교할때에 명백하다.
다음은 본 발명의 효과를 보인 데이타이다.
[표 1]
상기 데이타에서 H2비율은 이미 언급된 바와 같은 수소의 비율이다. S는 원점부근에서 게이트전압 VG의 함수로서 드레인전류 ID의 [d(ID)/d(VG)]-1의 최소값이다.
S값이 작을수록 ID-VG 함수의 기울기가 급하고 트랜지스더의 전기적인 특성은 양호하다. VG는 한계전압을 나타낸다. "μ"는 cm＞V·S단위의 캐리어 이동도를 나타낸다. "온/오프 비율"은 드레인 전압이 UW로 고정될때에 VG가 30V일때의 드레인전류 ID와 드레인전류의 최소값과의 비율의 내수이다. 상기 데이타로부터 분위기중 수소비율이 80% 이상으로 선택되는 것이 좋음을 알 수 있을 것이다.
제10(a)도에서 본 발명의 제2실시 형태에 따른 박막전계효과 트랜지스터가 설명될 것이다. 절연막(12)과 아모퍼스 실리콘 막(13)의 충착, 패턴처리와 열처리는 제1실시형태와 동일하게 수행된다. 그리고 전체구조가 상기 언급된 바와 같이 산화분위기에서 스퍼터링으로 100nm 두께의 실리콘 산화물 막(15)으로 피복된다.
실리콘 산화물 막(15) 상에는 게이트 전극(20)을 형성하도록 인으로 도핑되고 적당한 마스코를 이용하여 포토리소그래피 처리되는 폴리실리콘 막이 증착된다.
마스크로서 게이토 전극(20)과 함께 또는 이러한 게이트 전극을 형성하기 위하여 사용된 마스크와 함께, 자체 정열되는 불순물 영역, 즉 소오스와 드레인 영역(14), (14')이 이온주입 방법으로 형성된다. 불순불영 역(14), (14') 사이에서 실리콘 반도체 막(13)의 중간영역(17)이 체널영역으로서 한정된다. 그리고 열 어닐링처리가 이루어지도록 H2분위기에서 100℃-500℃, 예를들어 300℃t로 0.5-3시간, 예를들어 1시간 동안 열처리가 수행된다. 이와 같은 경우에 경계면 상태 밀도는 2×1011cm-3이하이다. 층간 절연막이 구조의 전체 표면상에 피복되고, 하층의 소오스와 드레인 영역(14),(14')으로 접근이 이루어지도록 층간막과 산화물막(15)에 접촉공을 형성하기 위한 에칭이 이어진다.
끝으로, 알루미늄 막이 접촉공에 걸쳐 구조불위에 증착되고 소오스와 드레인전극(16),(16')을 형성토록 패턴처리된다.
이 실시형태에 따라서, 소오스와 드레인영역과 채널영역이 동일한 반도제 막에 형성되므로 공정이 간단하고 소오스와 드레인 영역에서 캐리어 이동도가 반도체 막(13)의 결정성 때문에 개선된다.
제10(b)도에서, 본 발명의 제3실시형태에 따른 박막전계효과 트랜지스터가 설명될 것이다. 절연막(12)의 증착은 제1실시형태와 동일한 방법으로 수행된다. 그러나, 다음으로 게이트전극(20)이 제1실시 형태의 경우와는 대조되게 3000Å 두께의 올리브덴 막을 증착하고 폐턴처리하여 형성된다.
그리고 구조의 전체 표면에는 마그네트론 RF 스퍼터링으로 100nm 두께로 실리콘 산화물 막(l5)이 피복된다. 분위기는 불활 성기체로 희석된 고밀도 산소, 좋기로는 0.5Pa의 100% 산소로 구성되고, 장치의 출력은 13.56MHz RF에너지에서 400W이며, 타킷트로서는 단일 결정 실리콘 또는 인공 수정이 사용되었고, 기판온도는 100℃로 유지되었다. 순수산소(100% 산소)가 분위기로서 사용될때에, 게이트 절연막의 표면레벨 밀도는 탁월한 트랜지스터 특성을 얻을 수 있도록 감소될 수 있다.
아모퍼스 실리콘 막이 스퍼터링 장치에서 실리콘 산화물 막(15) 상에 100nm의 두께로 증착된다. 분위기는 분입에서 H/(H2+Ar)=0.8이 되도록 수소와 알곤으로 구성되는 혼합불로 구성된다. 전체압력은 0.5Pa이고, 장치의 출력은 13.56MHz RF 에너지에서 400W이며, 단결정 실리콘이 타킷트로 사용되고, 기판온도는 동일한 방법으로 150℃가 되게 유지된다.
아모퍼스 실리콘 막이 수소 또는 불활성 분위기, 예를들어 100% 질소분위기에서 450℃-700℃, 전형적으로 600℃로 10시간 동안 열처리된다. 막이 이러한 처리로 재결정화되어 다결정이 된다. 실험에 따라서, SlMS 분석에 의해 산소, 탄소 및 수소원자가 각각 1×1020cm-3, 4×1018cm-3및 5% 이하인 것이 확인되었다. 이들 밀도 수치는 깊이 방향에 따라 변화되는 각 원소의 최소값이다. 이와 같이 체널영역(17)은 게이트절연막(15)을 통하여 게이트 전극(20) 위에 형성된다.
다음으로 n+형 아모퍼스 실리콘 반도제 막이 마그네트론 RF스퍼터링 장치에서 50nm의 두께로 막(13)상에 증작된다. 분위기는 분압으로 10%-99%, 예를들어 80%의 H2와 10-90%, 예를들어, 20%의 Ar로 구성되는 혼합물로 구성된다· 전체압력은 0.5Pa이고, 장치의 출력은 13.56MHz RF 에너지에서 400W이며, 인이 도핑된 단결정 실리콘이 타킷트로 사용되고, 장치의 온도가 150℃로 유지되었다. 구조의 전체표면은
알루미늄 막으로 코팅되었다. 알루미늄 막과 n+형 막은 소오스와 드레인 영역(14),(14')과, 소오스와 드레인전극(16),(l6')을 형성토록 패턴처리되었다. 채널영역(17)이 소오스와 드레인영역(14),(14') 사이의 갭바로 아래에 한정된다. 이 갭은 체널영역(17)을 보호하도록 절연체(121)로 체워진다.
제3실시형태에 따라서, 채널(17)을 형성하는 반도체 막(13)의 형성에 앞서 게이트절연막(15)이 형성되므로, 절연막(15)과 채널(17) 사이의 경계면이 쉽게 어닐링되어 표면레벨의 밀도가 감소될 수 있다.
바람직한 실시형태의 이상과 같은 설명은 본 발명 기술의 예시 및 설명 목적으로 제공된 것이다. 이는 본 발명을 상기 언급된 형태로 제한하려는 것이 아니며, 상기 교시하는 바에 따라서 다양한 변경이나 수정이 가능하다. 실시형태는 본 발명의 원리를 최상으로 설명하기 위하여 선택된 것이므로 본 발명의 기술분야에 숙련된자이면 특성 용도에 따라 본 발명을 다양한 실시형태와 수정형태로 이용할 수 있을 것이다. 실시예는다음과 같다.
본 발명은 게르마늄 또는 실리콘/게르마늄(SixGel-x)과 같은 다을 형태의 반도체를 이용한 트랜지스터에 적용될 수 있으며 이와 같은 경우에 열처리는 상기 실시형태에 이용된 것 보다 낮은 약 100℃의 온도에서 행하여질 수 있다. 이러한 반도체의 증착은 광에너지(1000nm 파장보다 짧음)와 전자 싸이클로트론 공명(ECR)에 의한 고에너지 수소 플라스마에서 스퍼터링으로 수행될 수 있다. 이러한 경우에서 양이온이 효과적으로 발생되어 증착된 반도체 막에서 미세구조의 형성이 방지될 수 있다.
수소분자를 포함하는 기체 내신에, 불순물이 되지 않는한 수소화합물이 스퍼터링의 분위기로 사용될 수있다. 예를들어 모노실란이나 디실란이 실리콘 반도체 트랜지스터를 형성하는데 사용될 수 있다. 그리고 헬륨과 같은 할로겐이 사용될 수 있다. 본 발명의 전계효과 트랜지스더는 다음의 두가지 방법으로 제조될 수있다.
한가지 방법은 아모퍼스 반도체 막 또는 다결정 반도체 막이 예를들어 스퍼터링이나 증착, 예를들어 화학기상 증착이나 물리적인 기상 증착으로 증착되고 산화물 절연막(게이트 절연막)이 산소로 구성된 분위기에서 스퍼터링으로 증착된다. 다른 방법으로, 반도체 막이 수소로 구성된 분위기에서 스퍼터링으로 증착되고 산화물 절연막(게이트 절연막)이 적당한 방법으로 증착된다. 반도체 막이 스퍼터링으로 고증착율로 증착될 수있으며 이러한 스퍼터링 방법은 대량생산에 적합하다.

Claims (25)

  1. 유리기판상에 실리콘 산화물을 포함하는 버퍼막을 형성하는 단계; 상기 버퍼 막상에 아모퍼스 실리콘을 포함하는 반도체 막을 증착하는 단계: 상기 버퍼 막상에 형성된 상기 반도체 막을 결정화하는 단계 ,상기 반도체 막상에 실리콘 산화물을 포함하는 산화물 절연막을 증착하는 단계; 상기 산화물 절연 막상에 게이트 전극을 형성하는 단계 , 및 상기 반도제 막내에 소스 및 드레인 영역을 형성하는 단계를 포함하여 구성되고, 결정화된 후 상기 반도체 막의 라만스펙트럼이 522cm-1이하의 파수에서 피크를 나타내는 것을 특징으로 하는 게이트 절연형 전계효과 트랜지스터의 제조방법.
  2. 제1항에 있어서, 소스 및 드레인 영역의 형성단계가 상기 게이트 전극의 형성단계에 앞서서 수행되는 제조방법.
  3. 제2항에 있어서, 상기 소스 및 드레인 영역이 산화물 절연막의 증착단계에 앞서서 상기 반도체 막상에 코팅된 불순물 반도체 패턴을 형성함으로써 형성되는 제조방법.
  4. 제1항에 있어서, 상기 소스 및 드레인 영역이 상기 게이트 전극을 마스크로하여 상기 반도체 막내에 이온을 주입함으로써 형성되는 제조방법.
  5. 제1항에 있어서, 상기 반도체 막의 결정화 단계가 상기 산화물 절연 막의 형성전에 수행되는 제조방법.
  6. 제1항에 있어서, 상기 반도제 막의 열처리에 의해 결정화되는 제조방법.
  7. 제6항에 있어서, 상기 열처리가 450℃ 내지 750℃에서 수행되는 제조방법.
  8. 유리기판의 절연표면상에 실리콘 산화물을 포함하는 버퍼막을 형성하는 단계 , 상기 버퍼 막상에 아모퍼스 실리콘을 포함하는 반도체 막을 증착하는 단계 , 상기 버퍼 막상에 형성된 상기 반도제 막을 결정화하는 단계 , 산소를 포함하는 분위기에서 스퍼터링에 의해 상기 반도체 막상에 실리콘 산화물을 포함하는 산화물 절연 막을 증착하는 단계 , 상기 산화물 절연막 상에 게이트 전극을 형성하는 단계; 및 상기 반도체 막내에 소스 및 드레인 영역을 형성하는 단계를 포함하여 구성되고, 결정화된 후 상기 반도체 막의 라만스펙트럼이 522cm-1이하의 파수에서 피크를 나타나는 것을 특징으로 하는 게이트 절연형 전계효과 트랜지스터의 제조방법.
  9. 제8항에 있어서, 상기 반도제 막이 기상증착에 의해 증착되는 제조방법.
  10. 제9항에 있어서, 상기 기상증착이 화학기상증착인 제조방법.
  11. 유리기판상에 실리콘 산화물을 포함하는 버퍼막을 형성하는 단계 , 상기 버퍼 막상에 아모퍼스 실리콘을 포함하는 반도체 막을 증착하는 단계 , 및 상기 버퍼 막상에 형성된 상기 반도체 막을 결정화하는 단계를 포함하여 구성되고, 결정화된 후 상기 반도제 막의 라만스펙트럼이 522cm-1이하의 파수에서 피크를 나타내는 것을 특징으로 하는 게이트 절연형 전계효과 트랜지스터의 제조방법.
  12. 제11항에 있어서, 상기 반도제 막이 열처리에 의해 결정화되는 방법.
  13. 제12항에 있어서, 상기 열처리가 450℃ 내지 750℃에서 수행되는 제조방법.
  14. 유리기판상에 실리콘 산화물을 포함하는 버퍼막을 형성하는 단계; 수소를 포함하는 분위기에서 스퍼터링에 의해 상기 버퍼 막상에 아모퍼스 실리콘을 포함하는 반도제 막을 증착하는 단계: 상기 버퍼 막상에 형성된 상기 반도제 막을 결정화하는 단계 , 상기 반도체 막상에 실리콘 산화물을 포함하는 산화물 절연막을 증착하는 단계 , 상기 산화물 절연 막상에 게이트 전극을 형성하는 단계: 및 상기 반도체 막내에 소스 및 드레인 영역을 형성하는 단계를 포함하여 구성되고, 결정화된 후 상기 반도체 막의 라만스팩트럼이 522cm-1이하의 파수의 피크를 나타내는 것을 특징으로 하는 게이트 절연형 전계효과 트랜지스터의 제조방법.
  15. 제14항에 있어서, 상기 반도체 막의 상기 결정화 단계가 상기 산화물 절연막의 형성전에 수행되는 제조방법.
  16. 제14항에 있어서, 상기 반도체 막이 450℃ 내지 750℃의 열처리에 의해 결정화되는 제조방법.
  17. 유리기판상에 실리콘 산화물 막을 증착하는 단계 , 적어도 2×1020원자cm-3의 농도에서 산소 불순물을 포함하는 아모퍼스 반도체 막을 상기 실리콘 산화물 막상에 증착하는 단계; 및 아모퍼스 반도제 막을 상기 실리콘 산화물 막상에 증착하는 단계; 및 상기 아모퍼스 반도제 막을 결정화하는 단계를 포함하여 구성되고, 결정화된 후 상기 반도체 막의 라만스팩트럼이 522cm-1이하의 파수에서 피크를 나타내는 것을 특징으로 하는 게이트 절연형 전계효과 트랜지스터의 제조방법.
  18. 제17항에 있어서, 결정화된 반도체 막이 격자왜곡을 가지고, 5Å 내지 400Å의 평균직경을 갖는 결정그레인을 포함하는 제조방법.
  19. 유리기판상에 실리콘 산화물을 포함하는 버퍼막을 형성하는 단계 , 상기 버퍼 막상에 게이트 전극을 형성하는 단계: 상기 게이트 전극상에 실리콘 산화물을 포함하는 산화물 절연막을 형성하는 단계: 상기산화물 절연 막상에 아모퍼스 실리콘을 포함하는 반도체 막을 형성하는 단계 , 및 상기 반도체 막을 결정화하는 단계를 포함하여 구성되고, 결정화된 후 상기 반도체 막의 라만스펙트럼이 522cm-1이하의 파수에서 피크를 나타내는 게이트 절연형 전계효과 트랜지스터의 제조방법.
  20. 제19항에 있어서, 상기 반도체 막이 열처리에 의해 결정화 되는 제조방법.
  21. 제11항에 있어서, 상기 기상증착이 물리 기상증착인 제조방법.
  22. 제10항에 있어서, 반도체 막의 상기 결정화 단계가 상기 산화물 절연 막의 형성전에 수행되는 제조방법.
  23. 제10항에 있어서, 상기 버퍼 막이 적어도 산소를 포함하는 스퍼터링 가스를 이용하여, 마그네트론 스퍼터링에 의해 형성되는 제조방법.
  24. 제10항에 있어서, 반도체 막의 상기 결정화 단계가 450℃ 내지 750℃ 온도의 열처리인 제조방법.
  25. 제19항에 있어서, 상기 결정화 단계가 생성된 반도체 막에 5 내지 300cm2/Vsec의 전자 이동도를 부여하는 방법으로 수행되는 제조방법.
KR1019910006208A 1990-10-17 1991-04-18 게이트 절연형 전계효과 트랜지스터의 제조방법 KR950014275B1 (ko)

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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0621459A (ja) * 1992-07-02 1994-01-28 Hitachi Ltd アクティブマトリクス基板及びその製造方法
TW226478B (en) * 1992-12-04 1994-07-11 Semiconductor Energy Res Co Ltd Semiconductor device and method for manufacturing the same
US6323071B1 (en) 1992-12-04 2001-11-27 Semiconductor Energy Laboratory Co., Ltd. Method for forming a semiconductor device
CN100521119C (zh) * 1992-12-04 2009-07-29 株式会社半导体能源研究所 半导体器件及其制造方法
TW317643B (ko) 1996-02-23 1997-10-11 Handotai Energy Kenkyusho Kk
JP3516596B2 (ja) 1998-10-19 2004-04-05 松下電器産業株式会社 半導体装置の製造方法
US8569121B2 (en) 2011-11-01 2013-10-29 International Business Machines Corporation Graphene and nanotube/nanowire transistor with a self-aligned gate structure on transparent substrates and method of making same

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3627662A (en) * 1970-02-24 1971-12-14 Gte Laboratories Inc Thin film transistor and method of fabrication thereof
US4091527A (en) * 1977-03-07 1978-05-30 Rca Corporation Method for adjusting the leakage current of silicon-on-sapphire insulated gate field effect transistors
JPS57194518A (en) * 1981-05-27 1982-11-30 Toshiba Corp Manufacture of polycrystalline silicon
JPS5799729A (en) * 1981-10-20 1982-06-21 Shunpei Yamazaki Manufacture of semi-amorphous semiconductor
JPS58197775A (ja) * 1982-05-13 1983-11-17 Canon Inc 薄膜トランジスタ
JPH0658966B2 (ja) * 1982-05-17 1994-08-03 キヤノン株式会社 半導体素子
JPS60238479A (ja) * 1984-05-10 1985-11-27 Anelva Corp 真空薄膜処理装置
JPS62202078A (ja) * 1986-03-03 1987-09-05 Seiko Epson Corp スパツタ装置
JPS6431466A (en) * 1987-07-27 1989-02-01 Nippon Telegraph & Telephone Forming method for silicon thin film for thin film transistor
JP2682997B2 (ja) * 1987-11-14 1997-11-26 株式会社日立製作所 補助容量付液晶表示装置及び補助容量付液晶表示装置の製造方法
JP2583794B2 (ja) * 1989-01-23 1997-02-19 セイコー電子工業株式会社 電気光学装置およびその製造方法
JPH0246721A (ja) * 1988-08-09 1990-02-16 Sanyo Electric Co Ltd 固相エピタキシヤル成長方法
JPH0290568A (ja) * 1988-09-28 1990-03-30 Nippon Telegr & Teleph Corp <Ntt> 薄膜トランジスタの製造方法
JPH02194620A (ja) * 1989-01-24 1990-08-01 Seiko Epson Corp 半導体薄膜の結晶成長方法
DE69026756T2 (de) * 1989-06-22 1996-11-07 Watkins Johnson Co Methode und Anordnung zur Ablagerung einer Siliciumdioxydschicht
US5314845A (en) * 1989-09-28 1994-05-24 Applied Materials, Inc. Two step process for forming void-free oxide layer over stepped surface of semiconductor wafer
JPH03198338A (ja) * 1989-12-27 1991-08-29 Handotai Process Kenkyusho:Kk 気相成長膜の形成方法および半導体装置

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