KR950014096B1 - 반도체 메모리 장치 - Google Patents

반도체 메모리 장치 Download PDF

Info

Publication number
KR950014096B1
KR950014096B1 KR1019930012257A KR930012257A KR950014096B1 KR 950014096 B1 KR950014096 B1 KR 950014096B1 KR 1019930012257 A KR1019930012257 A KR 1019930012257A KR 930012257 A KR930012257 A KR 930012257A KR 950014096 B1 KR950014096 B1 KR 950014096B1
Authority
KR
South Korea
Prior art keywords
test mode
signal
circuit
mode signal
active level
Prior art date
Application number
KR1019930012257A
Other languages
English (en)
Other versions
KR940006149A (ko
Inventor
아키라 쓰지모또
Original Assignee
니뽄 덴끼 가부시끼가이샤
세끼모또 다다히로
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 니뽄 덴끼 가부시끼가이샤, 세끼모또 다다히로 filed Critical 니뽄 덴끼 가부시끼가이샤
Publication of KR940006149A publication Critical patent/KR940006149A/ko
Application granted granted Critical
Publication of KR950014096B1 publication Critical patent/KR950014096B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/46—Test trigger logic
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31701—Arrangements for setting the Unit Under Test [UUT] in a test mode
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/14—Implementation of control logic, e.g. test mode decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

내용 없음.

Description

반도체 메모리 장치
제 1 도는 반도체 메모리 장치용의 테스트 모드 신호 발생 회로의 종래예를 나타내 보이는 회로 블럭도.
제 2 도a~2f도는 제 1 도에 나타내 보이는 테스트 모드 신호 발생 회로의 동작을 설명하기 위한 흐름도.
제 3 도는 제 1 도에 나타내 보이는 전압 검지 회로의 구성예를 나타내 보이는 회로도.
제 4 도는 이 발명의 제 1 실시예에 관계되는 테스트 모드 신호 발생 회로를 갖추는 반도체 메모리 장치의 구성을 나타내 보이는 회로 블럭도.
제 5 도a~5f도는 제 4 도에 나타내 보이는 테스트 모드 신호 발생 회로의 설명을 하기 위한 흐름도.
제 6 도는 이 발명의 제 2 실시예에 관계하는 테스트 모드 신호 발생 회로의 구성을 나타내 보이는 회로 블럭도.
제 7 도a~7g도는 제 6 도에 나타내 보이는 테스트 모드 신호 발생 회로의 동작을 설명하기 위한 흐름도.
제 8 도는 제 4 도와 제 6 도에 나타내 보이는 제어 신호 발생 회로의 구성의 일예를 나타내 보이는 블럭도.
* 도면의 주요부분에 대한 부호의 설명
3 : 제어 신호 발생 회로 4 : 제 1 테스트 회로
5 : 제 2 테스트 회로 6 : 메모리 회로
[산업상의 이용분야]
이 발명은 반도체 메모리에 관하고, 특히, 테스트 모드를 설정하기 위한 테스트 모드 신호 발생 회로를 갖춘 반도체 메모리에 관한다.
[종래기술]
반도체 메모리는 대용량화하고 있다. 메모리 용량의 증가에 따르고, 테스트 시간이 증가한다. 이 때문에, 용량 1M비트 이상의 DRAM은, 병렬 테스트 기능을 내장하고, 테스트 시간을 단축화하고 있다.
제 1 도에 테스트 모드 엔트리(테스트 모드 설정)를 위한 테스트 모드 신호 발생 회로의 일예를 나타낸다.
이 테스트 모드는 신호 발생 회로는, 제 1 의 테스트 모드 신호 발생 회로(1)과 제 2 의 테스트 모드 신호 발생 회로(2b), 리세트 신호 발생 회로(5)를 갖춘다. 제 1 의 테스트 모드 신호 발생 회로(1)은, 논리 게이트(G1), 인버터 IV1, 플립플롭 FF1을 갖춘다.
다음에, 제 2 도a 내지 제 2 도f를 참조하여 제 1 도의 테스트 모드 신호 발생 회로의 동작을 설명한다.
인버터 IV1은 제 2 도a에 나타내 보이는 행 어드레스 스트로브 신호 RASb(Row Address Strobe, 저레벨 능동)를 반전해서 플립플롭 FF1 과 FF2의 클럭 입력단에 공급한다.
게이트 G1은 제 2 도b에 나타내 보이는 열 어드레스 스트로브신호 GASb(column Address Strobe, 저레벨 능동)와 제 2 도c에 나타내 보이는 기입 제어 신호 WEb(Write Enable, 저레벨 능동)가 함께 로우레벨 일 때, 하이레벨의 신호를 제 1 의 플립플롭 FF1의 D입력 단자에 공급한다.
행 어드레스 스트로브 신호 RASb가 비능동레벨에서 능동레벨에 변화한때, 제 2 도b에 나타내 보이는 열어드레스 스트로브 신호 CASb 및 제 2 도c에 나타내 보이는 기입 제어 신호 WEb가 함께 로우레벨이면, 플립플롭 FF1은 제 2 도e에 나타내보이도록 제 1 의 테스트 모드 신호 TSTa를 테스트 모드를 나타내 보이는 하이레벨(능동레벨)로 한다.
어드레스 신호중의 1비트(Aj)의 입력 단자 TAj에 제 2 도e에 나타내보이도록, 통상의 동작 전압보다 높은 전압(예를들면, 전원 전압 Vcc보다 높은 전압)이 인가되면, 전압 검출 회로(22)는 하이레벨의 신호 VD를 제 2 의 플립플롭 FF1의 D입력단에 공급한다. 따라서, 행 어드레스 스트로브 신호 RASb가 하이레벨에서 로우레벨로 변화한때, 입력 단자 TAj에 고전압이 인가되어 있으면, 제 2 의 플립플롭 FF2는 하이레벨의 신호를 래치하고, 그 Q출력을 하이레벨로 한다.
게이트 G2는 플립플롭 FF2의 Q출력이 하이레벨이고, 동시에, 제 1 의 테스트 모드 신호 TSTa가 하이레벨일 때, 능동레벨(하이레벨)의 제 2 의 테스트 모드 신호 TSTb를 제 2 도f에 나타내 보이도록 발생한다.
리세트 신호 발생 회로(5)는, 행 어드레스 스트로브 신호 RASb 및 열 어드레스 스트로브 신호 CASb가 소정의 레벨 관계를 만족할 때, 예를들면, 양 신호가 하이레벨이 되었을 때, 리세트 신호 RST를 발생한다. 플립플롭 FF1과 FF2는, 이 리세트 신호 RST에 의해, 리세트 되고, 제1 및 제 2 의 테스트 모드 신호 TSTa, TSTb는 비능동레벨이 된다.
제 1 의 테스트 모드 신호 TSTa를 발생하는 타이밍은, WCBR(Write CAS Befor Ras)로서 JFDEC표준으로서 유저에 개방되어 있다. 따라서, 유저는 임의로 제 1 의 테스트 모드 신호를 이용하여 테스트 회로를 테스트 모드에 설정하고, 반도체 메모리를 테스트 할 수가 있다.
제 2 의 테스트 모드는, 예를들면, 유저에는 해당되어 있지 않고, 제조자가 출하전에 반도체 메로리의 동작등을 체크하기 위해서 사용된다.
고전압 검지 회로(22)는, 예를들면, 제 3 도에 나타나 보이는 것같이, 카스게이트 접속된 다이오드 D1~Dm과 트랜지스터 Q1 및, 인버터 IV4와 IV5를 갖는다. 인버터 IV4의 임계치 전압을 V1, 각 다이오드 소자 D1~Dm의 순방향 전압을 V2로 가정하면, 입력 단자 TAj에 (V1+m.V1)보다 높은 전압이 인가되어, 인버터 IV5의 출력 신호 VD의 레벨이 하이레벨로 된다. 입력 단자 TAj에 인가하는 전압은, 예를들면, m=7, V1=3V, V2=1V로 가정하면, 10V 보다 높은 전압으로 된다.
이상 설명한 것같이, 종래의 반도체 메모리에서는 , 입력 단자 TAj에 통상의 동작 전압보다 높은 전압이 인가하는 것에 의해, 제 2 의 테스트 모드 신호 TSTb를 능동레벨에 설정하는 구성으로 되어 있다. 고전압 검출 회로(22)는, 그것을 구성하는 회로 소자, 예를들면, 트랜지스터 Q1, 다이오드 D1 내지 Dm, 인버터 IV4의 제조 프로세스의 변동에 의한 임계치 전압의 변화등의 원인에 의해 전압의 검지레벨이 변화한다. 이 때문에, 제 2 의 테스트 모드 신호 TSTb를 확실하게 능동레벨에 설정할 수 없는 위험이 있다.
이 문제를 해결하기 위해, 입력 단자 TAj에 인가하는 전압을 더한층 높게 하면, 입력 단자 TAj에 접속된 회로 소자에 과도의 고전압이 인가되고, 신뢰성이 저하한다.
[요약]
이 발명은, 상기 실정에 비추어 본 것으로, 제조 프로세스의 편차등에 의한 파라미터의 변동을 받는 것이 아니고, 동시에, 신뢰성을 저하시키는 것이 아니고, 확실하게 테스트 모드 신호를 능동레벨로 할 수 있는 반도체 메모리 및 테스트 모드 신호 발생 회로를 제공하는 것에 있다.
상기 목적을 달성하기 위해서, 이 발명에 관계되는 반도체 메모리는 , 청구항 1의 구성을 갖는 것으로 했다.
상기 구성으로 하는 것에 의해, 이 발명에 관계되는 반도체 메모리에 의하면, 제 2 의 테스트 모드 신호 발생 회로는, 행 어드레스 스트로브 신호가 능동레벨의 기간에, 열 어드레스 스트로브 신호가 능동레벨에서 비능동레벨, 더 한층, 능동레벨로 변화한 것은 검출하고, 제 2 의 테스트 모드 신호를 능돌레벨로 한다. 따라서, 통상의 동작 전압보다 높은 전압을 반도체 메모리의 패드나 단자에 인가할 필요가 없고, 메모리의 신뢰성의 저하를 방지할 수 있다. 또, 제조 프로세스의 편차에 의한 회로 소자의 파라미터 변동의 영향을 제거할 수 있고, 제 2 의 테스트 모드 신호를 확실하게 능동레벨에 설정할 수 있다.
[실시예]
이하, 도면을 참조하고 이 발명의 실시예를 설명한다. 제 4 도는 이 발명의 제 1 실시예에 관계되는 반도체 메모리의 구성을 나타내보인다.
제 4 도의 반도체 메모리는, 제 1 의 테스트 모드 신호 발생 회로(1), 제 2 의 테스트 모드 신호 발생 회로(2), 제어 신호 발생 회로(3), 제 1 의 테스트 회로(4), 제 2 의 테스트 회로(4), 제 2 의 테스트 회로(5), 메모리 회로(6)으로 구성된다.
제 1 의 테스트 모드 발생 회로(1)은, 열 어드레스 스트로브 신호 CASb와 기입 제어 신호 WEb가 로우레벨의 상태에 있어서, 행 어드레스 스트로브 신호 RASb가 로우레벨이 되었을 때, 제 1 의 테스트 모드 신호 TSTb를 발생한다.
제어 신호 발생 회로(3)은, 행 어드레스 스트로브 신호 RASb가 로우레벨(능돌레벨)의 기간에, 열 어드레스 CASb가 능동레벨(로우레벨)에 되돌아온 것을 검출하여 능동레벨(고레벨)의 제어 신호 CASx를 발생한다. 더 한층, 제어 신호 발생 회로(3)은, 행 어드레스 스트로브 신호 RASb와 열 어드레스 스트로브 신호 CASb가 소정의 레벨관계를 만족한때, 예를들면, 양 신호가 하이레벨로 되었을때, 리세트 신호 RST를 발생한다.
제 2 의 테스트 모드 신호 발생 회로(2)는, 제어 신호 발생 회로(3)에서 공급되는 제어 신호 CASx를 클럭 단자에 받고, 제 1 의 테스트 모드 신호 TSTa를 D입력 단자에 받는 제 1 의 플립플롭 FF2와 : 테스트 모드 신호 TSTa와 플립플롭 FF2의 Q출력의 엔드(end)를 얻는 엔드 게이트 G2 : 로 구성된다.
제 1 의 테스트 회로(4)는 테스트 모드 신호 TSTa가 능동레벨이되면 기동되고, 메모리 회로(6)의 테스트를 개시한다. 제 1 의 테스트 회로(4)는 통상 알려진 구성을 채용할 수 있고, 예를들면, 메모리 회로(6)안의 메모리 셀에 소정의 데이타를 기입하고, 판독하는 것에 의해, 메모리 회로(6)이 데이타를 정확하게 기억. 재생할 수 있는지 어떤지를 판별한다.
제 2 의 테스트 회로(5)는 테스트 모드 신호 TSTb가 능동레벨이 되면, 기동되는 메모리 회로(6)의 테스트를 개시한다. 제 2 의 테스트 회로(5)는 통상 알려진 구성을 갖는다.
메모리 회로(6)은,메모리 셀 어레이, 행 디코더, 열 디코더, 센스앰프등의 통상 알려진 구성을 갖고, 데이트의 기억 재생을 실행함과 동시에 테스트 회로(4,5)의 테스트의 대상으로 된다.
다음에, 제 5 도a~5f를 참조하여 제 1 실시예에 관계되는 반도체 메모리의 동작을 설명한다.
우선, 반도체 메모리를 제 1 의 테스트 회로(4)를 사용하여 테스트하는 경우, 제 5 도b의 열 어드레스 스트로브 신호 CASb와 제 5 도c의 기입 제어 신호 WEb를 함께 행레벨에 세트한다. 그후, 제 5 도a의 행 어드레스 스트로브 신호 RASb를 행레벨에 세트한다. 그러면, 테스트 모드 신호 발생 회로(1)은 제 5 도e의 테스트 모드 신호 TSTa를 출력하고, 제 1 의 테스트 회로(4)가 기동된다. 제 1 의 테스트 회로(4)는 메모리 회로(6)을 테스트한다.
한편, 반도체 메모리를 제 2 의 테스트 회로(5)를 사용하여 테스트하는 경우, 제 5 도e의 제 1 의 테스트 모드 신호 TSTa가 하이레벨(능동레벨)의 상태로, 제 5 도b의 열 어드레스 스트로브 신호 CASb를 일단 하이레벨에 세트하고, 다시 행레벨에 세트한다. 즉, 행 어드레스 스트로브 신호 RASb를 행레벨에 유지한 채, 열 어드레스 스트로브 신호 CASb를 일단 하이레벨에 세트하고, 다시 행레벨에 세트한다.
제어 신호 발생 회로(3)은, 행 어드레스 스트로브 신호 RASb가 행레벨의 상태로, 열 어드레스 스트로브 신호 CASb가 하이레벨(비능동레벨)에서 행레벨(능동레벨)로 변화한 것을 검출하고, 제 5 도d에 나타내 보이는 하이레벨의 제어 신호 CASx를 출력한다.
플립플롭 FF2는 이 제어 신호 CASx에 응답하고, 제 1 의 테스트 모드 신호 발생 회로(1)에서 출력되어 있는 하이레벨의 신호, 즉, 제 5 도e의 테스트 모드 신호 TSTa를 래치하고, 그 Q출력을 하이레벨로 한다. 엔드게이트 G2는 하이레벨의 테스트 모드 신호 TSTa와 플립플롭 FF2의 Q출력의 엔드를 얻고, 제 5 도f에 나타내 보이는 것같이, 하이레벨의 테스트 모드 신호 TSTb를 출력한다. 이것에 의해, 테스트 모드 신호 발생 회로(2)는 테스트 모드 신호 TSTb를 출력하고, 제 2 의 테스트 회로(5)가 기동된다. 제 2 의 테스트 회로(5)는 메모리 회로(6)을 테스트한다.
이와같은 구성으로 하는 것에 의해, 통상의 동작 전압보디 높은 전압을 반도체 메모리에 인가하지 않음과 함께, 테스트 모드를 설정할 수 있다. 따라서, 회로의 신뢰성이 저하하지 않는다. 또, 제조 프로세스등에 의한 회로 소자의 파라미터 변동의 영향을 받지 않기 때문에, 제 2 의 테스트 모드 신호 TSTb를 확실하게 능동레벨에 설정할 수 있다.
다음에, 제 6 도를 참조하여 이 발명의 제 2 실시예에 관계되는 반도체 메모리 회로의 구성을 설명한다.
또한, 제 1 의 테스트 모드 신호 발생 회로(1)의 구성 및 동작은 제 1 실시예의 그것과 동일하기 때문에, 설명을 생략한다. 이 제 2 실시예의 테스트 모드 발생 회로(2a)는, 복수의 제 2 의 테스트 모드 신호 TSTb1~TSTb4를 발생하는 능력을 갖고, 어드레스 신호 A0과 A1에 따라서 어느것이든 하나의 테스트 모드 신호를 능동레벨에 설정하는 점을 특징으로 한다.
이 테스트 모드 발생 회로(2a)는, 플립플롭 FF2, FF3 디코더(21)를 갖는다.
제어 신호 발생 회로(3)에서 출력된 제어 신호 CASx는 플립플롭 FF2와 FF3의 클럭 단자에 공급된다.
어드레스 버퍼 회로(4)에는, n비트의 어드레스 신호 A0~An이 공급되고 있고, 어드레스 A0와 A1은 신호 IA0와 IA1로서 제각기 출력된다.
플립플롭 FF2의 D입력단에는, 어드레스 버퍼 회로(4)에서의 IA0가 공급되고, 플립플롭 FF3의 D입력단에는, 신호 IA1이 공급된다.
플립플롭 FF2와 FF3의 Q출력은 디코더 회로(21)에 공급된다. 디코더 회로(21)은, 인버터 IV2와 IV3, 3입력 엔드 게이트 G3~G6을 포함한다. 인버터 IV2는 플립플롭 FF2의 Q출력을 반전한다. 인버터 IV3는 플립플롭 FF3의 Q출력을 반전한다.
엔드 게이트 G3는 제 1 의 테스트 모드 신호 TSTa와 플립플롭 FF2와 FF3의 Q출력의 엔드를 얻고, 제 2 의 테스트 모드 신호 TSTb1을 출력한다. 엔드 게이트 G4는 제 1 의 테스트 모드 신호 TSTa와 플립플롭 FF2의 Q출력과 인버터 IV3의 출력의 엔드를 얻고, 제 2 의 테스트 모드 신호 TSTb2를 출력한다. 엔드 게이트 G5는 제 1 의 테스트 모드 신호 TSTa와 플립플롭 FF3의 Q출력과 인버터 IV2의 출력의 엔드를 갖고, 제 2 의 테스트 모드 신호 TSTb3를 출력한다. 엔드 게이트 G6은 제 1 의 테스트 모드 신호 TSTa와 인버터 IV2와 IV3의 출력의 엔드를 얻고, 제 2 의 테스트 모드 신호 TSTb4를 출력한다.
다음에, 제 7 도a~제 7 도g를 참조하여 제 6 도에 나타내 보이는 테스트 모드 발생 회로의 동작을 설명한다. 제 7 도a, 7b, 7c, 7f에서 이해할 수 있듯이, 열 어드레스 스트로브 신호 CASb와 기입 제어 회로 WEb가 행레벨의 상태로, 행 어드레스 스트로브 신호 RASb가 행레벨로 변화하면, 제 1 의 테스트 모드 신호 TSTa가 하이레벨(능동레벨)로 된다.
한편, 이 상태로 제 7 도b에 나타낸 보이는 것같이 열 어드레스 스트로브 신호 CASb가 일단 하이레벨이 되고, 다시 행레벨이 되면, 제 7 도d에 나타내 보이는 어드레스 신호 A0,A1에 따르고, 제 7 도g에 나타내 보이는 제 2 테스트 모드 신호 TSTbK(K=1,2,3,4)가 하이레벨(능동레벨)이 된다.
예를들면, 어드레스 A0와 A1이 함께 하이레벨인 경우, 신호 IA0와 IA1이 하이레벨로 된다. 플립플롭 FF2와 FF3는, 제어 신호 발생 회로(3)에서 공급되는 제 7 도 e에 나타내 보이는 제어 신호 CASx에 응답하고, 하이레벨의 신호를 래치하고, 그것들의 Q출력은 하이레벨로 된다. 이 때문에, 엔드게이트 G3의 출력, 즉, 테스트 모드 신호 TSTb1이 하이레벨로 된다.
어드레스 A0이 하이레벨로 A1이 행레벨의 경우 신호 IA0는 하이레벨, IA1은 행레벨로 된다. 플립플롭 FF2와 FF3는, 제 7 도e의 제어 신호 CASx에 응답하고, 하이레벨과 행레벨의 신호를 제각기 래치하고, 그것들의 Q출력은 하이레벨과 행레벨로 된다. 이 때문에, 앤드 게이트 G4의 출력, 즉, 테스트 모드 신호 TSTb 2가 하이레벨로 된다.
어드레스 A0이 행레벨로 A1이 하이레벨의 경우, 신호 IA0은 행레벨, IA1은 하이레벨로 된다. 플립플롭 FF2 와 FF3는, 제 7 도e의 제어 신호 CASx에 응답하고 행레벨과 하이레벨의 신호를 제각기 래치하고, 그것들의 Q출력은 행레벨과 하이레벨로 된다. 이 때문에, 엔드 게이트 G5의 출력, 즉, 테스트 모드 신호 TSTb 3이 하이레벨로 된다. 어드레스 A0와 A1이 함께 행레벨의 경우, 신호 IA0와 IA1이 행레벨로 된다. 플립플롭 FF2와 FF3는 제 7 도e의 제어 신호 CASx에 응답하고, 행레벨의 신호를 래치하고, 그것들의 Q출력은 행레벨로 된다. 이 때문에, 엔드 게이트 G6의 출력, 즉, 테스트 모드 신호 TSTb4가 하이레벨로 된다.
이와 같이, 어드레스 신호의 2비트 A0과 A1의 레벨을 적절하게 설정하는 것에 의해, 4개의 테스트 모드신호 TSTb1~TSTB4중, 임의의 것을 능동레벨로 설정하고, 임의의 테스트 회로를 능동레벨에 설정할 수 있다. 따라서, 제 2 의 테스트 모드의 종류를 늘리고, 이것들을 선택하여 동작시킬 수가 있다.
다음에, 제1 및 제2 실시예에 사용되는 제어 신호 발생 회로(3)의 구성의 일예를 제 8 도를 참조하여 설명한다. 열 어드레스 스트로브 신호 CASb는 인버터(31)을 끼워서 플립플롭(33)의 D입력 단자와 플립플롭(35)의 트리거 단자에 공급된다.
제 8 도에 있어서, 행 어드레스 스트로브 신호 RASb는 플립플롭(33)과 (35)의 리세트 단자 R에 공급됨과 함께 인버터(37)을 끼워서 플립플롭(33)의 트리거 단자에 공급된다. 또, 플립플롭(33)의 Q출력은 플립플롭(35)의 D입력 단자에 공급된다. 플립플롭(35)는 Q출력이 제어 신호 CASx로 된다. 리세트 신호 발생 회로(39)는 종래의 리세트 신호 발생 회로와 동일의 구성을 갖고, 열 어드레스 스트로브 신호 CASb와 행 어드레스 스트로브 신호 RASb가 일정의 레벨 관계를 만족할 때, 리세트 신호 RST를 출력한다.
상기 실시예에 있어서는, 제 5 도b와 5d, 제 7 도b와 7e에 나타내 보이는 것 같이, 열 어드레스 스트로브 신호 CASb의 능동레벨→비능동레벨→능동레벨이라고 하는 변화가 1회 발생한 경우에, 제어 신호 발생 회로(3)은 제어 신호 CASx를 발생했다. 그러나, 이 발명은 이것에 한정되지 않고, 예를 들면, 상술한 레벨 변화가 복수회, 예를들면, 2회 또는 3회, 발생한 경우에, 제어 신호 발생 회로(3)이 제어 신호 CASx를 발생해도 좋다.
이상 설명한 바와 같이, 본 발명의 반도체 메모리의 테스트 모드 신호 발생 회로는, 행 어드레스 스트로브 신호가 능동레벨의 기간에, 열 어드레스 스트로브 신호가 능동레벨에서 비능동레벨, 더 한층, 능동레벨로 변화한 것을 검출하고, 제 2 의 테스트 모드 신호를 농동레벨로 한다. 따라서, 통상의 동작 전압보다 높은 전압을 반도체 메모리의 패드나 단자에 인가할 필요가 없고, 메모리의 신뢰성의 저하를 방지할 수 있다. 또, 제조 프로세스의 편차에 의한 회로 소자의 파라미터 변동의 영향을 제거할 수 있고, 제 2 의 테스트 모드 신호를 확실하게 능동레벨에 설정할 수 있다.

Claims (4)

  1. 행 어드레스 스트로브 신호(RAS)와 열 어드레스 스트로브 신호(CAS)와 기입 제어 신호(WE)를 받고, 행 어드레스 스트로브 신호(RAS)가 비능동레벨에서 능동레벨로 변화하는 타이밍에 열 어드레스 스트로브 신호(CAS) 및 기입 제어 신호 (WE)가 능동레벨인 것을 검출하여 능동레벨의 제 1 의 테스트 모드 신호(TSTa)를 발생하는 제 1 의 테스트 모드 신호 발생 회로(1)과, 행 어드레스 스트로브 신호(RAS)와 열 어드레스 스트로브 신호(CAS)를 받고, 상기 행 어드레스 스트로브 신호(RAS)가 능동레벨의 가간에 상기 열 어드레스 스트로브 신호(CAS)가 능동레벨에서 비능동레벨로 변화하여 다시 능동레벨로 변화한 것을 검출하여 능동레벨의 제어 신호(CASx)를 발싱하는 제어 신호 발생 회로(3)과, 상기 제 1 의 테스트 모드 신호(TSTa) 및 제어 신호(CASx)를 받고, 상기 제 1 의 테스트 모드 신호(TSTa) 및 제어 신호(CASx)가 능동레벨일때 능동레벨의 제 2 의 테스트 모드 신호(TSTb)를 발생하는 제 2 의 테스트 모드 신호 발생 회로(2a), 테이타를 기억하는 메모리 회로와, 상기 제 1 의 테스트 모드 신호 발생 회로가 상기 메모리 회로에 접속되고, 상기 능동레벨의 제 1 의 테스트 모드에 응답하고, 상기 메모리 회로를 테스트하는 제 1 의 테스트 회로와, 상기 제 2 의 테스트 모드 신호 발생 회로와 상기 메모리 회로에 접속되고, 상기 능동레벨의 제 2 의 테스트 모드 신호에 응답하고, 상기 메모리 회로를 테스트 하는 제 2 의 테스트 회로를 갖는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서, 상기 제 1 의 테스트 모드 신호(TSTa) 및 제어 신호 (CASx)를 받고, 상기 제 1 의 테스트 모드 신호(TSTa) 및 제어 신호 (CASx)가 능동레벨일 때 능동레벨의 제 2 의 테스트 모드 신호(TSTb)를 발생하는 제 3 의 테스트 모드 신호 발생 회로(2a), 상기 제 3 의 테스트 모드 신호 발생 회로와 상기 메모리 회로에 접속되고, 상기 능동레벨의 제 3 의 테스트 모드 신호에 응답하고, 상기 메모리 회로를 테스트하는 제 3 의 테스트 회로와, 상기 제 2 와 제 3 의 테스트 모드 신호 발생 회로에 접속되고, 선택 신호를 받고, 선택 신호에 응답하고, 상기 제 2 와 제 3 의 테스트 모드 신호 발생 회로의 출력을 제어하는 선택 수단을 갖는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1 항에 있어서, 상기 제 2 의 테스트 모드 발생 회로(2a)는, 선택 신호(A0,A1)를 받고, 더 한층, 복수의 제 2 의 테스트 모드 신호(TSTb1~4)를 발생하는 기능을 갖고, 더 한층, 이 반도체 메모리 장치는, 상기 제 1 의 테스트 모드 신호(TSTa) 및 제어 신호(CASx)가 능동레벨일때, 상기 선택 신호에 응답하고, 상기 복수의 제 2 의 테스트 모드 신호중 하나를 능동레벨로 하는 선택 수단과, 상기 복수의 제 2 의 테스트 모드 신호와 1대 1로 준비된 테스트 회로를 갖추는 것을 특징으로 하는 반도체 메모리 장치.
  4. 행 어드레스 스트로브 신호(RAS)가 비능동레벨에서 능률레벨로 변환하는 타이밍에 열 어드레스 스트로브 신호(CAS) 및 기입 제어 신호(WE)가 능동레벨인 것을 검출하여 능동레벨의 제 1 의 테스트 모드 신호(TSTa)를 발생하는 제 1 의 테스트 모드 신호 발생 회로(1)과, 상기 행 어드레스 스트로브 신호(RAS)가 능동레벨의 기간에 상기 열 어드레스 스트로브 신호(CAS)가 능동레벨에서 비능동레벨로 변화하여 다시 능동레벨로 변화한 것을 검출하여 능동레벨의 제어 신호(CASx)를 발생하는 제어 신호 발생 회로(3)과, 상기 제 1 의 테스트 모드 신호(TSTa) 및 제어 신호(CASx)가 능동레벨일때 능동레벨의 제 2 의 테스트 모드 신호(TSTb)를 발생하는 제 2 의 테스트 모드 신호를 발생하는 제 2 의 테스트 모드 신호 발생 회로(2a)를 갖는 것을 특징으로 하는 반도체 메모리 장치용의 테스트 모드 신호 발생 회로.
KR1019930012257A 1992-07-02 1993-07-01 반도체 메모리 장치 KR950014096B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP92-175114 1992-07-02
JP4175114A JP2765376B2 (ja) 1992-07-02 1992-07-02 半導体メモリ

Publications (2)

Publication Number Publication Date
KR940006149A KR940006149A (ko) 1994-03-23
KR950014096B1 true KR950014096B1 (ko) 1995-11-21

Family

ID=15990520

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019930012257A KR950014096B1 (ko) 1992-07-02 1993-07-01 반도체 메모리 장치

Country Status (3)

Country Link
US (1) US5293341A (ko)
JP (1) JP2765376B2 (ko)
KR (1) KR950014096B1 (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5526311A (en) * 1993-12-30 1996-06-11 Intel Corporation Method and circuitry for enabling and permanently disabling test mode access in a flash memory device
JP3753190B2 (ja) * 1995-04-26 2006-03-08 三菱電機株式会社 半導体装置
JPH09190423A (ja) * 1995-11-08 1997-07-22 Nkk Corp 情報処理単位、情報処理構造単位及び情報処理構造体並びにメモリ構造単位及び半導体記憶装置
JP2833563B2 (ja) * 1996-01-23 1998-12-09 日本電気株式会社 半導体記憶装置
KR100265760B1 (ko) * 1997-12-03 2000-09-15 윤종용 직접엑세스모드테스트제어회로를구비하는고속반도체메모리장치및테스트방법
US6418547B1 (en) * 1998-02-26 2002-07-09 Micron Technology, Inc. Internal guardband for semiconductor testing
DE19819265C1 (de) * 1998-04-30 1999-08-19 Micronas Intermetall Gmbh Verfahren zum Parametrieren einer integrierten Schaltungsanordnung und integrierte Schaltungsanordnung hierfür
JP2000040035A (ja) * 1998-07-24 2000-02-08 Mitsubishi Electric Corp 半導体記憶装置およびそれを用いたメモリシステム
JP2000067583A (ja) * 1998-08-25 2000-03-03 Mitsubishi Electric Corp 同期型半導体記憶装置
DE10252865A1 (de) * 2002-11-12 2004-05-27 Kronotec Ag Verfahren zum Erzeugen eines strukturierten Dekors in einer Holzwerkstoffplatte
US8099400B2 (en) * 2006-08-18 2012-01-17 National Instruments Corporation Intelligent storing and retrieving in an enterprise data system

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2730375B2 (ja) * 1992-01-31 1998-03-25 日本電気株式会社 半導体メモリ

Also Published As

Publication number Publication date
US5293341A (en) 1994-03-08
JP2765376B2 (ja) 1998-06-11
KR940006149A (ko) 1994-03-23
JPH0620497A (ja) 1994-01-28

Similar Documents

Publication Publication Date Title
US7414914B2 (en) Semiconductor memory device
JP3571729B2 (ja) パワーオンリセット回路及び方法
KR0152914B1 (ko) 반도체 메모리장치
JP3167359B2 (ja) テストモードエントリ用のマルチクロック動作を有する半導体メモリ
KR970006221B1 (ko) 반도체 기억장치
US5870342A (en) Semiconductor memory device surely reset upon power on
KR950014096B1 (ko) 반도체 메모리 장치
US6055209A (en) Synchronous semiconductor memory device exhibiting an operation synchronous with an externally inputted clock signal
US5919269A (en) Supervoltage detection circuit having a multi-level reference voltage
JP3192172B2 (ja) チップイネーブルによる自動テストモード抜け出しを有する半導体メモリ
JPH05242698A (ja) ダイナミック型ランダムアクセスメモリ装置
US8274854B2 (en) Semiconductor storage device and method for producing semiconductor storage device
JP3244033B2 (ja) 同期型半導体記憶装置
US6651022B2 (en) Semiconductor device capable of test mode operation
US7117406B2 (en) Semiconductor memory device and method of testing same
JPH0263280B2 (ko)
KR20010085537A (ko) 반도체 장치 및 그 테스트 방법
KR101145796B1 (ko) 반도체메모리소자
JP2804212B2 (ja) 半導体記憶装置
KR19980083772A (ko) 반도체 메모리
US6697285B2 (en) Semiconductor memory device
KR940008725B1 (ko) 반도체 메모리 장치의 테스트 방법 및 회로
JP2007018710A (ja) 半導体装置及びその試験方法
US5726940A (en) Semiconductor memory device of which prescribed state of operation is terminated under a prescribed condition and method of operating a semiconductor memory device for terminating prescribed state of operation
KR20000044680A (ko) 셀프테스트회로를 내장한 반도체 메모리장치

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20091110

Year of fee payment: 15

LAPS Lapse due to unpaid annual fee