KR950010640A - 신호처리장치 - Google Patents

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Abstract

본 발명은 TV수상기에 있어서 각각 필터기능 등의 기본기능을 구비한 복수의 연산기의 여러가지 태양의 접속을 실현하도록 연산기 각각의 출력단자에 접속된 복수의 입력데이터선과 적어도 1개의 외부입력데이터선과 연산기 각각의 입력단자에 접속된 복수의 출력데이터선과, 적어도 1개의 외부출력데이터선을 갖는 버스스위치를 설치하고 연산기의 처리내용을 지정하는 연산제어정보와 버스스위치 내부의 접속태양을 지정하는 접속제어정보를 각각 유지하기 위한 2개의 레지스터세트를 더욱 설치하며 방송방식에 따라서 양레지스터세트의 유지정보가 갱신되고 처리알고리즘에 따라 양 레지스터세트중의 어느 하나가 선택된다. 이것에 의해 화상처리를 위한 하나의 하드웨어를 복수의 방송방식이나 복수의 처리알고리즘으로 공용할 수 있는 신호처리장치에 관한 것이다.

Description

신호처리장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1의 실시예에 관한 신호처리장치를 구비한 TV수상기의 구성을 표시하는 블록도.
제5도는 본 발명 동 연산기의 다른 형식의 파이프라인동작의 설명도.
제9도는 본 발명의 제4의 실시예에 관한 신호처리장치의 구성을 표시하는 블록도로 EDTV처리를 행하는 경우의 버스스위치의 내부접속을 표시하는 도면.
제21도는 수평필터의 제2의 변형예의 구성을 표시하는 블록도.
제24도는 수평필터의 제4의 변형예의 구성을 표시하는 블록도.

Claims (32)

  1. 각각 적어도 1개의 입력신호선과 적어도 1개의 출력신호선을 갖고 있고 각각 상기 입력신호선상의 데이터에 산술연산처리를 시행한 결과의 데이터를 상기 출력신호선상에 출력하기 위한 K개 (K는 2이상의 정수)의 연산 수단과, 적어도 K+1개의 입력데이터선과 적어도 K+1개의 출력데이터선을 갖고 있고 상기 K+1개의 입력데이터선중의 K개는 상기 K개의 연산수단의 K개의 출력신호선에 접속되고 또한 상기 K+1개의 출력데이터선중의 K개는 상기 K개의 연산수단의 K개의 입력신호선에 접속되고 상기 K+1입력데이터선과 K+1개의 출력데이터선과의 분리가능하고 또한 교환가능한 접속을 달성하기 위한 스위치수단과, 상기 K개의 연산수단 각각의 산술연산 처리내용을 지정하는 연산제어정보와, 상기 스위치수단에 있어 K+1개의 입력데이터선과 K+1개의 출력데이터선과의 접속태양을 지정하는 접속제어정보를 유지하기 위한 정보유지수단을 구비한 것을 특징으로 하는 신호처리장치.
  2. 제1항에 있어서 상기 신호처리장치의 처리를 전환하도록 상기 정보유지수단중의 연산제어방법 및 접속제어 정보를 갱신하기 위한 수단을 더욱 구비하는 것을 특징으로 하는 신호처리장치.
  3. 제1항에 있어서 상기 정보유지수단은 각각 상기 연산제어정보 및 접속제어정보를 유지하기 위한 개서 가능한 복수의 레지스터세트를 구비하고 상기 신호처리장치는 이 신호처리장치의 처리를 전환하도록 상기 복수의 레지스터세트중의 어느 하나를 선택하기 위한 수단을 구비하는 것을 특징으로 하는 신호처리장치.
  4. 제3항에 있어서 상기 복수의 레지스터세트중의 하나가 선택되고 있을 동안에 다른 레지스터세트의 유지정보를 갱신하기 위한 수단을 더욱 구비하는 것을 특징으로 하는 신호처리장치.
  5. 제1항에 있어서 상기 정보유지수단은 각각 상기 연산제어정보 및 접속제어정보를 유지하기 위한 개서 불가능한 복수의 메모리세트를 구비하고 상기 신호처리장치는 이 신호처리장치의 처리를 전환하도록 상기 복수의 메모리세트중의 어느 하나를 선택하기 위한 수단을 더욱 구비하는 것을 특징으로 하는 신호처리장치.
  6. 제1항에 있어서 상기 스위치수단은 적어도 K+1개의 제1입력데이터선과 적어도 K개의 제1출력데이터선을 갖고 있고 상기 K개의 제1출력데이터선은 상기 K개의 연산수단의 K개의 입력신호선에 상기 K+1개의 제1입력 데이터선과 K개의 제1출력데이터선과의 분리가능하고 또한 교환가능한 접속을 달성하기 위한 제1의 버스스위치와 적어도 K개의 제2입력데이터선과 적어도 K+1개의 제2출력데이터선을 갖고 있고 상기 K개의 제2입력데이터선은 상기 K개의 연산수단의 K개의 출력신호선에 접속되고 또한 상기 K+1개의 제2출력데이터선중의 K개는 상기 제1의 버스스위치의 K+1개의 제1입력데이터선중의 K개에 접속되고 상기 K개의 제2입력데이터선과 K+1개의 제2출력데이터선과 분리가능하고 또한 교환가능한 접속을 달성하기 위한 제2의 버스스위치를 구비하는 것을 특징으로 하는 신호처리장치.
  7. 각각 적어도 1개의 입력신호선과 적어도 1개의 출력신호선을 갖고 있고 각각 상기 입력신호선상의 데이터에 산술연산처리를 시행한 결과의 데이터를 상기 출력신호선상에 출력하기 위한 K개(K는 2이상의 정수)의 연산 수단과, 적어도 K+1개의 입력데이터선과 적어도 K+1개의 출력데이터선을 갖고 있고 상기 K+1개의 입력데이터선중의 K개는 상기 K개의 연산수단의 K개의 출력신호선에 접속되고 또한 상기 K+1개의 출력데이터선중의 K개는 상기 K개의 연산수단의 K개의 입력신호서선에 접속되고 상기 K+1개의 입력데이터선과 K+1개의 출력데이터선과의 분리가능하고 또한 교환가능한 접속을 달성하기 위한 스위치 수단과, 상기 K개의 연산수단의 각각의 산술연산 처리내용을 지정하는 연산제어정보와, 상기 스위치수단에 있어 K+1개의 입력데이터선과 K+1개의 출력데이터선과의 접속태양을 지정하는 접속제어정보를 각각 유지하기 위한 복수의 레지스터세트와 상기 신호처리장치의 처리를 전환하도록 상기 복수의 레지스터세트의 유지정보를 갱신하기 위한 수단을 구비한 것을 특징으로 하는 신호처리장치.
  8. 제7항에 있어서 입력데이터를 유지하고 또한 이 유지한 데이터를 상기 스위치 수단의 K+1개의 입력데이터선중이 1개의 공급하기 위한 입력데이터메모리를 더욱 구비하는 것을 특징으로 하는 신호처리장치.
  9. 제7항에 있어서 상기 스위치 수단의 K+1개의 출력데이터선중의 1개의 출력된 데이터를 유지하고, 또한 이 유지한 데이터를 상기 스위치 수단의 K+1개의 입력데이터선중의 1개에 공급하기 위한 데이터일시유지장치를 더욱 구비하는 것을 특징으로 하는 신호처리장치.
  10. 제9항에 있어서 입력데이터와 상기 데이터일시유지장치의 유지데이터중의 어느 한쪽을 선택하고, 또한 이 선택한 데이터를 상기 스위치수단의 K+1개의 입력데이터선 중의 1개의 공급하기 위한 입력선택회로를 더욱 구비하는 것을 특징으로 하는 신호처리장치.
  11. 제7항에 있어서 상기 상기 스위치수단은 K+L+1개(L은 2이상의 정수)의 입력데이터선을 갖고 있고 상기 신호처리장치는 각각 1필드의 입력화상데이터를 유지하고 또한 이 유지한 입력화상데이타를 화소마다 상기 스위치수단의 K+L+1개이 입력데이터선중의 대응하는 1개에 각각 공급하기 위한 L개의 필드메모리를 더욱 구비하는 것을 특징으로 하는 신호처리장치.
  12. 제7항에 있어서 상기 스위치수단은 K+M+1개(M은 2이상의 정수)의 입력데이터선을 갖고 있고, 상기 신호처리장치는 각각 1라인의 입력화상데이터를 유지하고 또한 이 유지한 입력화상데이타를 화소마다 상기 스위치수단의 K+M+1개의 입력데이터선중의 대응하는 1개에 각각 공급하기 위한 M개의 라인메모리를 더욱 구비한 것을 특징으로 하는 신호처리장치.
  13. 제7항에 있어서 상기 레지스터세트의 선택에 의한 신호처리의 전환은 1필드의 입력화상데이터의 처리마다 행하여지는 것을 특징으로 하는 신호처리장치.
  14. 제7항에 있어서 상기 레지스터세트의 선택에 의한 신호처리의 전환은 1라인의 입력화상데이터의 처리마다 행하여지는 것을 특징으로 하는 신호처리장치.
  15. 제7항에 있어서 상기 상기 복수의 레지스터세트의 유지정보의 갱신에 의한 신호처리의 전환은 입력화상데이터에 관한 방송방식의 전환마다 행하여지는 것을 특징으로 하는 신호처리장치.
  16. 제7항에 있어서 상기 K개의 연산수단은 수직필터, 수평필터, 가산/내삽회로, 대소판정회로 및 합성회로를 포함하는 것을 특징으로 하는 신호처리장치.
  17. 적어도 하나의 계수를 유지하기 위한 제1의 계수유지수단과 입력데이터와 상기 제1의 계수유지수단의 출력과의 승산을 행하기 위한 제1의 승산수단과, 복수의 계수를 유지하기 위한 제2의 계수유지수단과 상기 입력데이터와 상기 제2의 계수유지수단의 출력과의 승산을 실행하기 위한 2의 승산수단과, 복수의 데이터를 유지하기 위한 데이터 유지수단과, 상기 제2의 승산수단의 출력과 상기 데이터유지수단의 출력과의 가산을 실행하기 위한 가산수단을 구비한 신호처리장치이고 상기 제1의 승산수단의 출력과 상기 가산수단의 출력을 상기 데이터유지수단에 유지시키도록 한 것을 특징으로 하는 신호처리장치.
  18. 제17항에 있어서 상기 데이터 유지수단은 복수의 데이터를 유지하기 위한 복수의 래치수단과 상기 복수의 래치수단중의 특정래치수단에 상기 제1의 승산수단의 출력과 상기 가산수단의 출력을 선택적으로 유지시키기 위한 선택수단을 구비하는 것을 특징으로 하는 신호처리장치.
  19. 제17항에 있어서 상기 제1의 계수유지수단은 복수의 계수를 유지하기 위한 시프트 레지스터를 구비하는 것을 특징으로 하는 신호처리장치.
  20. 제19항에 있어서 상기 시프트레지스터는 쌍방향의 시프트동작이 가능한 것을 특징으로 하는 신호처리장치.
  21. 제17항에 있어서 상기 제1의 계수유지수단은 복수의 계수를 유지하기 위한 복수의 래치수단과, 상기 복수의 래치수단중의 하나를 선택적으로 액세서스하기 위한 선택수단을 구비하는 것을 특징으로 하는 신호처리장치.
  22. 제17항에 있어서 상기 제2의 계수유지수단은 복수의 계수를 유지하기 위한 시프트 레지스터를 구비하는 것을 특징으로 하는 신호처리장치.
  23. 제22항에 있어서 상기 시프트레지스터는 쌍방향의 시프트동작이 가능한 것을 특징으로 하는 신호처리장치.
  24. 제17항에 있어서 상기 제2의 계수유지수단은 복수의 계수를 유지하기 위한 복수의 래치수단과 상기 복수의 래치수단중의 하나를 선택적으로 액세스하기 위한 선택수단을 구비하는 것을 특징으로 하는 신호처리장치.
  25. 제17항에 있어서 상기 데이터유지수단은 복수의 데이터를 유지하기 위한 시프트레지스터를 구비하는 것을 특징으로 하는 신호처리장치.
  26. 제17항에 있어서 상기 데이터 유지수단은 복수의 데이터를 유지하기 위한 복수의 래치수단과 상기 복수의 래치수단중의 하나를 선택적으로 액세서스하기 위한 선택수단을 구비하는 것을 특징으로 하는 신호처리장치.
  27. 복수의 계수를 유지하기 위한 계수유지수단과 입력데이터와 상기 계수유지수단의 출력과의 승산을 실행하기 위한 승산수단과 복수의 데이터를 유지하기 위한 데이터 유지수단과, 상기 승산수단의 출력과 상기 데이터 유지수단의 출력과의 가산을 실행하기 위한 가산수단을 구비한 신호처리장치이고 상기 데이터 유지수단의 출력을 리세트한 후 상기 가산수단의 출력을 상기 데이터 유지수단에 유지시키도록 한 것을 특징으로 하는 신호처리장치.
  28. 제27항에 있어서 상기 계수유지수단은 복수의 계수를 유지하기 위한 시프트레지스터를 구비하는 것을 특징으로 하는 신호처리장치.
  29. 제28항에 있어서 상기 시프트레지스터는 쌍방향의 시프트동작이 가능한 것을 특징으로 하는 신호처리장치.
  30. 제27항에 있어서 상기 계수유지수단은 복수의 계수를 유지하기 위한 복수의 래치수단과 상기 복수의 래치수단중의 하나를 선택적으로 하기 위한 선택수단을 구비하는 것을 특징으로 하는 신호처리장치.
  31. 제27항에 있어서 상기 데이터 유지수단은 복수의 데이터를 유지하기 위한 시프트레지스터를 구비하는 것을 특징으로 하는 신호처리장치.
  32. 제27항에 있어서 상기 상기 데이터 유지수단은 복수의 데이터를 유지하기 위한 복수의 래치수단과 상기 복수의 래치수단중의 하나를 선택적으로 액세스하기 위한 선택수단을 구비하는 것을 특징으로 하는 신호처리장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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TW (1) TW293228B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100357666B1 (ko) * 2000-10-30 2002-10-25 주식회사 무 등 열가소성 수지를 이용한 열수축 튜브의 제조를 위한냉각장치

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100305874B1 (ko) * 1995-06-02 2001-11-30 모리시타 요이찌 다방식 텔레비전수상기
TW373402B (en) * 1996-01-10 1999-11-01 Matsushita Electric Ind Co Ltd Television receiver
JP4153051B2 (ja) * 1996-03-04 2008-09-17 松下電器産業株式会社 テレビジョン受信機、及び映像信号処理装置
TW376642B (en) * 1996-05-07 1999-12-11 Matsushita Electric Ind Co Ltd Video signal processing apparatus
JP3293518B2 (ja) * 1997-05-21 2002-06-17 日本ビクター株式会社 Ｙｃ分離装置
JPH10336694A (ja) * 1997-06-03 1998-12-18 Brother Ind Ltd 映像信号取込装置
JPH1173408A (ja) * 1997-08-29 1999-03-16 Internatl Business Mach Corp <Ibm> 演算処理システム及び演算処理方法
US6405229B1 (en) * 1998-01-29 2002-06-11 Sanyo Electric Co., Ltd. Digital filters
US6108681A (en) * 1998-02-27 2000-08-22 Philips Electronics North America Corporation System for sharing resources in a digital filter
US6243728B1 (en) * 1999-07-12 2001-06-05 Sony Corporation Of Japan Partitioned shift right logic circuit having rounding support
US6427158B1 (en) 2000-12-14 2002-07-30 Texas Instruments Incorporated FIR decimation filter and method
US6950150B2 (en) * 2001-06-11 2005-09-27 Analog Devices, Inc. Method and a processor for processing two digital video signals clocked by respective clock signals of identical frequency but with a constant phase shift therebetween
JP3548142B2 (ja) * 2001-08-29 2004-07-28 株式会社 エヌティーアイ 演算装置及び演算システム
DE10144904C2 (de) * 2001-09-12 2003-08-21 Infineon Technologies Ag SIMD-Prozessor mit Unterprogramm-Steuereinheit
JP4982080B2 (ja) * 2005-12-16 2012-07-25 パナソニック株式会社 デジタルフィルタ
GB2595221A (en) * 2020-05-17 2021-11-24 Sharma Ankur Ceiling tile with integrated leak detection

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3717756A (en) * 1970-10-30 1973-02-20 Electronic Communications High precision circulating digital correlator
JPS5776634A (en) * 1980-10-31 1982-05-13 Hitachi Ltd Digital signal processor
US4561065A (en) * 1982-02-23 1985-12-24 Tokyo Shibaura Denki Kabushiki Kaisha Arithmetic processing device using sampled input data and several previous output data
JPS5932216A (ja) * 1982-08-17 1984-02-21 Sony Corp ディジタル信号処理回路及びディジタルフィルタ
JPS6027984A (ja) * 1983-07-27 1985-02-13 Hitachi Ltd デ−タ処理装置
US4736333A (en) * 1983-08-15 1988-04-05 California Institute Of Technology Electronic musical instrument
US5081573A (en) * 1984-12-03 1992-01-14 Floating Point Systems, Inc. Parallel processing system
EP0202633B1 (en) * 1985-05-17 1991-01-23 Nec Corporation Processing circuit capable of raising throughput of accumulation
US4807183A (en) * 1985-09-27 1989-02-21 Carnegie-Mellon University Programmable interconnection chip for computer system functional modules
JPS62126478A (ja) * 1985-11-27 1987-06-08 Toshiba Corp イメ−ジプロセツサ
US5278781A (en) * 1987-11-12 1994-01-11 Matsushita Electric Industrial Co., Ltd. Digital signal processing system
NL8800053A (nl) * 1988-01-11 1989-08-01 Philips Nv Videoprocessorsysteem, alsmede afbeeldingssysteem en beeldopslagsysteem, voorzien van een dergelijk videoprocessorsysteem.
NL8800071A (nl) * 1988-01-13 1989-08-01 Philips Nv Dataprocessorsysteem en videoprocessorsysteem, voorzien van een dergelijk dataprocessorsysteem.
JPH0377418A (ja) * 1989-08-18 1991-04-03 Mitsubishi Electric Corp ディジタルフィルタ
JPH0767063B2 (ja) * 1990-01-23 1995-07-19 ヤマハ株式会社 デジタル信号処理回路
JP2959104B2 (ja) * 1990-10-31 1999-10-06 日本電気株式会社 信号処理プロセッサ
JPH0556372A (ja) * 1991-08-27 1993-03-05 Toshiba Corp Ｄｓｐ使用テレビジヨン受像機
US5457805A (en) * 1992-06-30 1995-10-10 Nec Corporation Microcomputer enabling high speed execution of product-sum operation
US5297069A (en) * 1992-08-13 1994-03-22 Vlsi Technology, Inc. Finite impulse response filter
KR970006477B1 (ko) * 1992-09-07 1997-04-28 가부시기가이샤 도시바 텔레비젼 신호 처리 장치
US5357152A (en) * 1992-11-10 1994-10-18 Infinite Technology Corporation Logic system of logic networks with programmable selected functions and programmable operational controls
KR100295257B1 (ko) * 1993-01-20 2001-09-17 다카노 야스아키 디지탈필터
US5367476A (en) * 1993-03-16 1994-11-22 Dsc Communications Corporation Finite impulse response digital filter
US5594675A (en) * 1994-07-14 1997-01-14 Industrial Technology Research Institute Reduced signal processing requirement sample and hold linear phase interpolative fir filter

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100357666B1 (ko) * 2000-10-30 2002-10-25 주식회사 무 등 열가소성 수지를 이용한 열수축 튜브의 제조를 위한냉각장치

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