KR950010058A - 전원선의 단락에 개량된 면역성을 가지는 반도체 장치 - Google Patents

전원선의 단락에 개량된 면역성을 가지는 반도체 장치 Download PDF

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Abstract

반도체 기억장치는 로우와 컬럼으로 배열되는 복수의 메모리셀을 가지는 메모리셀 어레이(1)와, 메모리셀 어레이 위에 확대하고 컬럼 디코더(100)에 의해 생성되는 컬럼 선택 신호를 받기 위해 결합되는 복수의 컬럼 선택선(3), 주전원선(130)에서 전원 전압을 전송하기위해 컬럼 선택선과 병렬로 제공하는 복수의 전원선(4), 그리고 주접지선에서 접지 전압을 전송하기 위해 컬럼 선택선과 병렬로 제공되는 복수의 접지선(5)을 포함한다.
복수의 퓨즈 소자(6)는 각 컬럼 선택선에 제공된다.
단락이 컬럼 선택선과 전원선 또는 접지선 사이에서 발생될 때, 단락된 컬럼 선택선에 대응하는 퓨즈 소자는 끊어지고, 단락된 컬럼 선택선은 컬럼 디코더에서 분리된다.
용장 컬럼 선택선(60)으로 단락돤 컬럼 선택선을 수리하기 위해, 기억장치는 단락의 역효과없이 정확하게 동작한다.

Description

전원선의 단락에 개량된 면역성을 가지는 반도체 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제7도는 본 발명에 의해 풀게되는 문제를 설명하는데 사용되는 컬럼 선택선,전원선 및 접지선의 배열을 표시한다.

Claims (17)

  1. 로우와 컬럼으로 배열되는 복수의 메모리셀(MC)과, 상기 메모리 어레이 위에 서로가 병렬로 확대하여 배열되는 복수의 도전선(3;4, 5)과, 상기 복수의 각 도전선에 제공되는 복수의 분리 수단(6)을 가지는 메모리 어레이(1)를 포함하고, 상기 복수의 분리 수단의 각각은 대응하는 도전선을 대응하는 도전선의 분리에 적어도 2세그먼트로 분할하는 반도체기억장치.
  2. 제1항에 있어서, 각 상기 복수의 분리 수단(6)은 대응하는 도전선(3;4, 5)을 분리할 때 상기 적어도 2 세그먼트 중 한 세그먼트를 전기적으로 부등하는 상태로 오게 하는 반도체 기억장치.
  3. 제1항에 있어서, 상기 메모리 어레이에서의 상기 컬럼 중 한 컬럼을 지정하는 컬럼 선택 신호를 생성하는 컬럼 디코더(100)를 더욱 포함하고, 상기 복수의 도전선(3, 4, 5)은 상기 컬럼 디코더의 대응하는 출력에서 생성되는 컬럼 선택 신호를 전송하기 위해 상기 컬럼 디코더의 각 출력에 대응하여 제공되는 도전선(3)을 포함하는 반도체 기억장치.
  4. 제3항에 있어서, 각 상기 복수의 분리 수단(6)은 상기 컬럼 디코더(100)의 대응하는 출력 인근 위치에 제공되는 반도체 기억장치.
  5. 제1항에 있어서, 상기 복수의 도전선(4, 5)을 교차하는 방향으로 상기 메모리 어레이(1)의 한쪽을 따라 확대하는 주도전선(130;140)을 더욱 포함하고, 그리고 상기 복수의 도전선(4, 5)은 상기 주도전선에 결합되고, 각 상기 복수의 분리 수단(6)은 상기 주도전선에서 대응하는 도전선을 분리하는 반도체 기억장치.
  6. 제1항에 있어서, 상기 복수의 도전선(4, 5)는 제2복수의 분리 수단(6)을 가지는 반도체 기억장치.
  7. 제6항에 있어서, 상기 메모리 어레이의 소정 영역에서 상기 복수의 도전선을 교차하여 배선하기 위해 상기 메모리 어레이(1)상에 확대하는 배선(7, 8)을 더욱 포함하는 반도체 기억장치.
  8. 제1항에 있어서, 수신된 어드레스 신호에 따라서 거기의 출력에서 컬럼 선택 신호를 생성하는 다수의 출력을 가지는 컬럼 디코더(100)을 더욱 포함하고, 상기 복수의 도전선(3, 4, 5)은 대응하는 출력에서 생성되는 컬럼 선택 신호를 전송하기 위해 상기 컬럼 디코더의 각 출력에 대응하여 제공되는 제1복수의 컬럼 선택선(3)과, 제1전원 전압(Vcc)을 전송하는 제2복수의 전원선(5)과, 상길 제1전원 전압보다 낮은 제2전원 전압(Vss)을 전송하는 제3복수의 소스선(4)을 포함하는 반도체 기억장치.
  9. 제9항에 있어서, 상기 복수의 분리 수단(6)은 상기 제1복수의 컬럼 선택선에 제공되는 반도체 기억장치.
  10. 제9항에 있어서, 상기 복수의 분리 수단(6)은 상기 제2복수의 전원선(5)과 상기 제3복수의 소스선(4)에 제공되는 반도체 기억장치.
  11. 제1항에 있어서, 상기 복수의 제1도전선(3, 4, 5)은 신호를 전송하는 각 제1복수의 제1도전선(3)과, 소스전압(Vcc, Vss)을 전송하는 제2복수의 제2도전선(4, 5)을 포함하고, 상기 제1도전선과 상기 제2도전선은 같은 레벨의 배선층에서 교호에 배열되어 형성되는 반도체 기억장치.
  12. 제9항에 있어서, 상기 전원선(5)과 상기 소스선(4)은 전원선(5)가 소스선(4) 사이에 삽입되는 컬럼 선택선(3)에 의해 교호로 배열되는 반도체 기억장치.
  13. 제9항에 있어서, 한 세트의 소정된 수의 상기 전원선과 한 세트의 소정된 수의 상기 소스선은 전원선(5), 또는 소스선(4), 또는 전원선(5)과 소스선(4) 사이에 삽입되는 컬럼 선택선(3)에 의해 교호로 배열되는 반도체 기억장치.
  14. 제9항에 있어서, 상기 전원선(5)과 상기 소스선(4)은 전원선(5)과 접지선(4) 사이에 삽입되는 복수의 컬럼 선택 신호(3)에 의해 교호로 배열되는 반도체 기억장치.
  15. 로우와 컬럼으로 배열되는 복수의 메모리셀을 포함하는 메로리셀어레이(1)와, 서로가 병렬로 제공되고 전원 전압(Vcc)를 전송하는 상기 메모리 셀 어레이 위에 확대하는 제1복수의 전원선(5)과, 상기 전원선과 병렬로 제공되고 상기 전원 전압보다 낮은 소스 전압(Vss)을 전송하는 상기 메모리셀 어레이(1)위에 확대하는 제1복수의 소스선(4)을 포함하고 한 세트의 소정된 수의 상기 전원선과 한 세트의 소정된 수의 소스선은 교호로 배열되는 반도체 기억장치.
  16. 로우와 컬럼으로 배열되는 복수의 메모리셀을 포함하는 메로리셀어레이(1)와, 상기 메모리셀 어레이 위에 확대하고 소정된 간격으로 서로가 병렬로 제공되는 복수의 배선(3)과, 소정된 일정 레벨 전압을 전송하는 상기 소정된 다중 간격 중 한 간격에서 상기 메모리 어레이 위에 확대하기 위해 상기 복수의 배선과 병렬로 제공되는 복수의 도전선(4, 5)을 포함하고, 상기 다중은 1보다 더 큰 것인 반도체 기억장치.
  17. 로우와 컬럼으로 배열되는 복수의 메모리셀을 포함하는 메로리셀어레이(1)와, 상기 메모리셀 어레이 위에 확대하는 복수의 제1도전선(3)과, 그리고 상기 제1도전선과 병렬로 제공되어 상기 메모리셀 어레이 위에 확대하는 복수의 제2도전선(4, 5)을 포함하는 반도체 기억장치를 수리하는 방법은, 상기 복수 또는 제1도전선 중 제1도전선과 상기 복수의 제1도전선 중 제2도전선 사이의 단락을 검출하고, 상기 제1도전선은 상기 제2도전선 부근에 있고, 분리된 도전선을 전기적으로 부동하는 상태로 가져가기 위해 상기 제1도전선과 제2도전선 중 적어도 하나를 분리하는 스텝을 포함하는 반도체 기억장치의 수리 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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