KR950009946A - 반도체 소자의 폴리실리콘 라인 형성 방법 - Google Patents

Abstract

본 발명은 웨이퍼(1)상에 중착된 폴리실리콘막을 제1마스크(4)를 사용하여 식각하므로써 폴리실리콘 라인(2)을 형성하는 제1단계, 상기 제1마스크(4)를 제거하고 웨이퍼 구조 전체상부에 폴리이미드막(5)을 코팅하는 제2단계, 상기 제1마스크(4)보다 선폭이 소정의 크기만큼 더 큰 제2마스크를 형성하는 제3단계, 상기 제2마스크를 사용하여 상기 폴리이미드막(5)을 식각하므로써 폴리실리콘 라인(2)을 감싸도록 보호용 폴리이미드 패턴(5')를 형성하는 제4단계, 상기 제1단계에서 식각되지 않고 잔류하는 폴리실리콘막 잔류물(2')을 완전히 식각 제거하는 제5단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 폴리실리콘 라인 형성방법에 관한 것으로, 폴리실리콘 및 실리사이드의 잔류물을 완전히 제거하며 노치(notch)현상이 발생하는 문제도 함께 해결하여 공정 마진을 확보하므로써 반도체 소자의 신뢰도 및 수율을 향상시키는 효과가 있다.

Description

반도체 소자의 폴리실리콘 라인 형성 방법

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제1a도 내지 제1d도는 본 발명의 일실시예에 따른 폴리실리콘 라인 형성 공정도.

Claims (2)

1. 반도체 소자의 폴리실리콘 라인 형성 방법에 있어서, 웨이퍼(1)상에 중착된 폴리실리콘막을 제1마스크(4)를 사용하여 식각하므로써 폴리실리콘 라인(2)을 형성하는 제1단계, 상기 제1마스크(4)를 제거하고 웨이퍼 구조 전체상부에 폴리이미드막(5)을 코팅하는 제2단계, 상기 제1마스크(4)보다 선폭이 소정의 크기만큼 더 큰 제2마스크를 형성하는 제3단계, 상기 제2마스크를 사용하여 상기 폴리이미드막(5)을 식각하므로써 폴리실리콘 라인(2)을 감시도록 보호용 폴리이미드 패턴(5')를 형성하는 제4단계, 상기 제1단계에서 식각되지 않고 잔류하는 폴리실리콘막 잔류물(2')을 완전히 식각 제거하는 제5단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 폴리실리콘 라인 형성 방법.
2. 제1항에 있어서, 상기 폴리실리콘은 상층 일부가 실리사이드화된 이중구조인 것을 특징으로 하는 반도체 소자의 폴리실리콘 라인 형성 방법.

   ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.