KR950007079A - 반도체 메모리장치의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 메모리장치의 제조방법에 관한 것으로, NAND셀 마스크롬의 집적도를 향상시키기 위한 방법으로서 제1도전형 기판 소정부분에 이온주입에 의해 제1디플리션영역을 형성하는 공정과, 제1게이트 산화막, 폴리실리콘층, 캡산화막을 차례로 증착하고 패터닝하여 제1게이트를 형성하는 공정, 제2도전형의 불순물을 이온주입하여 조농도 불순물영역을 형성하는 공정, 상기 게이트 측면에 사이드월을 형성하는 공정, 상기 사이드월 및 제1게이트 상부의 캡산화막을 마스크로 하여 기판의 저농도 불순물영역의 소정부위를 식각하여 트렌치를 형성하는 공정, 상기 트렌치하면에 이온주입에 의해 제2디플리션영역을 형성하는 공정, 상기 캡산화막 및 사이드월을 제거하고 상기 트렌치 내면을 포함한 결과물 전면에 제2게이트 산화막을 형성하는 공정, 결과물 전면에 폴리실리콘을 증착하고 패터닝하여 상기 인접한 제1게이트 사이의 트렌치 영역에 제2게이트를 형성하는 공정, 소정 영역에 선택적으로 데이터를 기입하기 위한 코딩 이온주입을 행하는 공정을 포함하여 이루어지는 것을 제공한다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 NAND셀 마스크롬의 제조방법을 도시한 공정순서도.
Claims (1)
- 제1도전형 기판(1)소정부분에 이온주입에 의해 제1디플리션영역(4)을 형성하는 공정과, 제1게이트 산화막(2a), 폴리실리콘층(5), 캡산화막(6)을 차례로 증착하고 패터닝하여 제1게이트(5)를 형성하는 공정, 제2도전형의 불순물을 이온주입하여 저농도 불순물영역(8)을 형성하는 공정, 상기 게이트(5)측면에 사이드월(9)을 형성하는 공정, 상기 사이드월(9) 및 제1게이트(5)상부의 캡산화막(6)을 마스크로 하여 기판의 저농도 불순물영역(8)의 소정부위를 식각하여 트렌치(10)를 형성하는 공정, 상기 트렌치(10)하면에 이온주입에 의해 제2디플리션영역(12)을 형성하는 공정, 상기 캡산화막(6) 및 사이드월(9)을 제거하고 상기 트랜치 내면을 포함한 결과 물 전면에 제2게이트 산화막(11a)을 형성하는 공정, 결과물 전면에 폴리실리콘(13)을 증착하고 패터닝하여 상기 인접한 제1게이트(5)사이의 트렌치 영역에 제2게이트(13)를 형성하는 공정, 소정 영역에 선택적으로 데이터를 기입하기 위한 코딩 이온주입을 행하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체 메모리장치의 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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| KR970009100B1 KR970009100B1 (en) | 1997-06-05 |
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Country Status (1)
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| KR (1) | KR970009100B1 (ko) |
-
1993
- 1993-08-19 KR KR93016131A patent/KR970009100B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR970009100B1 (en) | 1997-06-05 |
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