KR950006853A - 소정의 뱅크 형태로 세트하여 인에이블하는 복수개의 뱅크를 갖는 반도체 메모리 - Google Patents

소정의 뱅크 형태로 세트하여 인에이블하는 복수개의 뱅크를 갖는 반도체 메모리 Download PDF

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Abstract

복수개의 뱅크(40-1, 40-2, …, 40-2x, 1 내지 4), 제1지정 유니트(41, 18), 제2지정 유니트(42, 48)를 갖는 반도체 메모리에 관한 것으로서, 상기 제1지정 유니트(41, 18)는 행 어드레스 신호(A0내지 An+2)에 포함된 뱅크 어드레스 신호(BA0, BA1; An+1, 내지 An+2)를 디코드하여 상기 뱅크들 중의 하나를 지정하기 위해 사용된다.
상기 제2지정 유니트(42, 48)는 뱅크들(40-1, 40-2x, …, 1 내지 4)각각이 활성화 되었는지의 여부를 나타내는 뱅크 상태 신호(S1 내지 S4)에 따라, 행 어드레스 신호(A0내지 An+2)에 포함된 뱅크 어드레스 신호(BA0, BA1; An+1, An+2)를 디코드 하여 뱅크들 중의 하나를 지정하기 위해 사용된다. 따라서, 반도체 메모리는 상이한 뱅크 형태로 사용된다.

Description

소정의 뱅크 형태로 세트하여 인에이블하는 복수개의 뱅크를 갖는 반도체 메모리
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제5a도 및 5b도는 본 발명에 따른 반도체 메모리의 일실시예의 요부를 나타내는 블록도.

Claims (16)

  1. 상이한 뱅크 형태로 사용하기 위해, 복수개의 메로리 셀과, 반도체 메모리에 연속적으로 제공되는 제1어드레스 신호(A0내지 An+2) 및 제2어드레스 신호(A0내지 An+2)에 따라 선택된 지정 뱅크의 지정 메모리 셀을 각각 가지고 있는 복수개의 뱅크(40-1, 40-2, …, 40-2x, 1 내지 4)와, 상기 어드레스 신호(A0내지 An+2)에 포함된 뱅크 어드레스 신호(BA0, BA1; An+1, An+2)를 디코드함으로써 상기 복수개의 뱅크중의 하나를 지정하는 제1지정수단(41, 48)과, 각각의 상기 뱅크(40-1, 40-2, …, 40-2x, 1 내지 4)들이 활성화되었는지의 여부를 나타내는 뱅크 상태 신호(S1 내지 S4)에 따라, 상기 제1어드레스 신호(A0내지 An+2)에 포함된 상기 뱅크 어드레스 신호(BA0, BA1; An+1, An+2)를 디코드함으로써 상기 복수개의 뱅크 중의 하나를 지정하는 제2지정 수단(42, 48)을 구비하는 것을 특징으로 하는 반도체 메모리.
  2. 제1항에 있어서, 상기 반도체 메모리는 DRAM인 것을 특징으로 하는 반도체 메모리.
  3. 제2항에 있어서, 상기 DRAM은 동기 DRAM(SDRAM)인 것을 특징으로 하는 반도체 메모리.
  4. 제3항에 있어서, 뱅크 활성 명령 및 판독 명령이 클럭 엔에이블 신호(CKE), 칩 선택 신호(/CS), 행 어드레스 스트로브 신호(/RAS), 열 어드레스 스트로브 신호(/CAS) 및 기입 인에이블 신호(/WE)로 제공되는 것을 특징으로 하는 반도체 메모리.
  5. 제1항에 있어서, 상기 반도체 메모리는 워드 디코더(5 내지 8) 및 감지 증폭기(9 내지 12)를 구동하는 복수개의 구동기(44 내지 47)를 구비하며, 상기 뱅크 상태 신호(S1 내지 S4)는 상기 구동기(44 내지 47)로 부터의 출력인 것을 특징으로 하는 반도체 메모리.
  6. 제1항에 있어서, 상기 뱅크들은 판독 동작이나 기입동작 후 선택되지 않은 상태에서 필요한 경우라도 활성 상태를 유지하는 것을 특징으로 하는 반도체 메모리.
  7. 제1항에 있어서, 상기 제1어드레스 신호는 행 어드레스 신호이고, 상기 제2어드레스 신호는 열 어드레스 신호인 것을 특징으로 하는 반도체 메모리.
  8. 제1항에 있어서, 상기 뱅크의 수는 2x로 결정되며(여기서 x는 2보다 크거나 같은 정수이며); 상기 뱅크 형태는 제1뱅크 형태 및 제2뱅크 형태를 포함하는데, 상기 제1뱅크 형태는 2x로 되며, 상기 제2뱅크는 2y로 되는 (여기서 y는 1보다 크거나 같은 정수로서 2의 제곱으로 x를 나누므로 얻어짐) 것을 특징으로 하는 반도체 메모리.
  9. 제8항에 있어서, 상기 제1지정수단(41)은 2y뱅크와 같이 가능하는 상기 2x뱅크들중의 하나를 지정하기 위해 상기 제1어드레스 신호에 포함된 x-비트 뱅크 어드레스 신호를 디코드하며; 상기 제2지정수단(42)은, 상기 2x뱅크들의 각각이 활성화되었는지의 여부를 나타내는 정보 신호에 따라, 상기 2x뱅크들이 상기 제2어드레스 신호에 포함된 y-비트 뱅크 어드레스 신호로서 기능하는 경우나 상기 2x뱅크가 2y뱅크로서 기능하는 경우, 상기 제1어드레스 신호에 따라 지정되는 뱅크를 지정하기 위해 상기 제2어드레스 신호에 포함된 x-비트 뱅크 어드레스 신호를 디코드함으로써, 데이타가 상기 지정된 뱅크에 기입되거나 판독되는 것을 특징으로 하는 반도체 메모리.
  10. 판독 동작이나 기입 동작 후 선택되지 않은 상태에서 필요한 경우에도 활성 상태를 유지하는 2x뱅크(40-1, 40-2, …, 40-2x, 1 내지 4)를 가지며, (여기서 x는 2보다 크거나 같은 정수임)상기 뱅크중의 어느 한 뱅크내의 메모리 셀이 반도체 메모리에 연속적으로 제공되는 제1어드레스 신호(A0내지 An+2) 및 제2어드레스 신호(A0내지 An+2)에 따라 선택 가능하게 되는 반도체 메모리에 있어서, 지정된 뱅크에서 워드 라인을 선택하기 위해, 2y뱅크(여기서 y는 1보다 크거나 같은 정수로서 상기 x를 2의 제곱으로 나누므로 얻어짐)로서 기능하는 상기 2x뱅크들 중의 하나를 지정하여 상기 제1어드레스 신호에 포함된 x-비트 뱅크 어드레스 신호를 디코드 하는 제1지정수단(41, 18)과; 상기 지정된 뱅크에 데이타를 기입하거나 판독하기 위해, 상기 2x뱅크 각각이 활성화 되었는지의 여부를 나타내는 정보 신호(S1 내지 S4)에 따라, 상기 2x뱅크가 상기 제2어드레스 신호에 포함된 y-비트 뱅크 어드레스 신호로서 기능하는 경우나 상기 2x뱅크가 2y뱅크로서 기능하는 경우, 상기 제1어드레스 신호에 따라 지정된 뱅크를 지정하여 상기 제2어드레스 신호에 포함된 x-비트 뱅크 어드레스 신호를 디코드 하는 제2지정수단(42, 48)을 구비하는 것을 특징으로 하는 반도체 메모리.
  11. 제10항에 있어서, 상기 반도체 메모리는 DRAM인 것을 특징으로 하는 반도체 메모리.
  12. 제11항에 있어서, 상기 DRAM은 동기 DRAM(SDRAM)인 것을 특징으로 하는 반도체 메모리.
  13. 제12항에 있어서, 뱅크 활성 명령 및 판독 명령이 클럭 인에이블 신호(CKE), 칩 선택 신호(/CS), 행 어드레스 스트로브 신호(/RAS), 열 어드레스 스트로브신호(/CAS) 및 기입 인에이블 신호(/WE)로 제공되는 것을 특징으로 하는 반도체 메모리.
  14. 제10항에 있어서, 상기 반도체 메모리가 대응하는 워드 디코더(5 내지 8) 및 감지 증폭기(9 내지 12)를 구동하는 복수개의 구동기(44 내지 47)를 구비하며, 상기 정보 신호(S1 내지 S4)는 상기 구동기(44 내지 47)로 부터의 출력인 것을 특징으로 하는 반도체 메모리.
  15. 제10항에 있어서, 상기 뱅크들은 판독 동작이나 기입 동작 후 선택되지 않은 상태에서 필요한 경우라도 활성 상태를 유지하는 것을 특징으로 하는 반도체 메모리.
  16. 제10항에 있어서, 상기 제1어드레스 신호는 행 어드레스 신호이고, 상기 제2어드레스 신호는 열 어드레스 신호인 것을 특징으로 하는 반도체 메모리.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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