KR940008249Y1 - 터어너리 인버터 회로 - Google Patents

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KR940008249Y1
KR940008249Y1 KR2019890005409U KR890005409U KR940008249Y1 KR 940008249 Y1 KR940008249 Y1 KR 940008249Y1 KR 2019890005409 U KR2019890005409 U KR 2019890005409U KR 890005409 U KR890005409 U KR 890005409U KR 940008249 Y1 KR940008249 Y1 KR 940008249Y1
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김정범
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금성일렉트론 주식회사
문정환
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    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
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Abstract

내용 없음.

Description

터어너리 인버터 회로
제1도는 본 고안에 따른 터어너리 인버터 회로도.
제2도는 본 고안에 따른 터어너리 인버터 회로의 전압트랜스퍼 특성도.
* 도면의 주요부분에 대한 부호의 설명
Q1∼Q4, QD1∼QD2: 트랜지스터 R1∼R4: 저항
D1: 다이오드
본 고안은 터어너리(Ternnary)로직에 관한것으로 특히 인버터 기능을 갖는 터어너리 인버터 회로에 관한 것이다.
종래에는 터어너리 로직의 회로 실현이 불가능 하였다.
본 고안은 터어너리 로직이 회로 실현이 가능하게 한 것으로서 그 구성 및 동작상태를 첨부도면을 참조하여 설명하면 다음과 같다.
먼저 제1도에서 그 구성을 보면, 입력단(INPUT)은 트랜지스터(Q1, Q2)의 각 에미터와 애노드가 접지된 다이오드(D1)의 케소우드에 동시 인가되고, 트랜지스터(Q1)의 베이스에는 저항(R1)을 거쳐 전원(5V)이 연결되고 콜렉터는 트랜지스티(Q3)의 베이스와 연결되고, 트랜지스티(Q3)의 에미터는 접지되고 그 콜렉터는 트랜지스티(QD1)의 에미터와 연결되며, 트랜지스터(QD1)의 베이스는 자신의 콜렉터를 거쳐 출력단(OUTPUT)에 연결됨과 동시에 저항(R3)을 통하여 전원(5V)과 연결된다.
그리고 트랜지스터(Q2)의 베이스는 저항(R2)을 통해 전원(5V)과 연결되고 그 콜렉터는 트랜지스터(QD2)의 베이스와 콜렉터에 공통 연결되고, 상기 트탠지스더((QD2)의 에미터는 트랜지스터(Q4)의 베이스와 연결되고, 트랜지스터(QD1)의 에미터는 접지되며 그 콜렉터는 저항(R4)을 거쳐 접지됨과 동시에 출력(OUTPUT)과 연결되는 구성이다.
이와같이 구성된 본 고안의 터어너리 인버터 회로의 동작상태를 보면 다음과 같다.
본 고안에서 이용한 트랜지스터의 VBE(온)은 0.7[V], VCE(sat)은 0.1[V]로 가정한다.
먼저 입력(INPUT)이 0[V]∼0.7[V]인 경우는 트랜지스터(Q1,Q2)가 '온'되어 있어도 트랜지스터(Q3)와 트랜지스터(Q4)는 '오프'상태를 유지하므로 출력(OUTPUT)은 저항(R3)과 저항(R4)의 조합에 따른 전위가 형성된다.
이 경우 저항(R3)=0.7K, 저항(R4)=0.3K, 이라면 출력(OUTPUT)은
가 된다.
한편, 입력(INPUT)이 0.8[V]∼1.4[V]인 경우는 저항(R1,R2)값에 따라 조정될 수 있는데 저항(R1)이 저항(R2)보다 더 크다고 가정하면 트랜지스터(Q1)가 오프되어 트랜지스터(Q3)가 '온'되고, 트랜지스터(Q2)는 '온'되므로 트랜지스터(QD2)와 트랜지스터(Q4)는 '오프'상태가 된다.
이때 트랜지스터(Q3)가 '온'되므로 트랜지스터(QD1)도 '온'하게 된다.
따라서 출력(OUTPUT)은 트랜지스터(QD1)의 '온'전압(0.7V)과 트랜지스터(Q3)은 VCE(sat)전위(0.1V)의 합이 되어 0.8[V]가 된다.
입력이 1.5[V]이상인 경우는 트랜지스터(QD2)와 트랜지스터(Q4)가 '온'되므로 출력(OUTPUT)은 트랜지스더(Q4)의 VCE(sat)전위인 0.1[V]가 된다.
상기 설명의 전압 트랜스퍼 특성에 대한 스파이스(spice)결과는 제2도와 같다.
따라서 본 고안은 터어너리 로직의 기본연산을 가능하게 함으로서 이를 확장, 응용하면 터어너리 로직의 회로실현이 가능한 효과가 있다.

Claims (1)

  1. 입력이 트랜지스터(Q1,Q2)의 각 에미터와 애노드가 접지된 다이오드(D1)의 케소우드에 연결되고, 상기 트랜지스터(Q1)의 베이스에는 저항(R1)을 거쳐 전원(5V)이 연결되고 콜렉터는 트랜지스터(Q3)의 베이스와 연결되며, 상기 트랜지스터(Q3)의 에미터는 접지되고 그 콜렉터는 트랜지스터(QD1)의 에미터와 연결되고, 상기트랜지스터(QD1))의 베이스는 자신의 콜렉터를 거쳐 출력단에 연결됨과 동시에 저항(R3)을 통하여 전원과 연결되며, 상기 트랜지스터(Q2)의 베이스는 저항(R2)을 통해 전원과 연결되고 콜렉터는 트랜지스터(Q2)의 베이스와 콜렉터에 공통 연결되고, 상기 트랜지스터(QD2) 에미터는 트랜지스터(Q4)의 베이스와 연결되고, 트랜지스터(Q4)의 에미터는 접지되며 그 콜렉터는 저항(R4)을 거쳐 접지됨과 동시에 출력단과 연결되어 구성됨을 특징으로 하는 터어너리 인버터 회로.
KR2019890005409U 1989-04-28 1989-04-28 터어너리 인버터 회로 KR940008249Y1 (ko)

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10133550B2 (en) 2015-07-10 2018-11-20 Unist(Ulsan National Institute Of Science And Technology) Ternary digit logic circuit

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