KR940004417B1 - 고 전자 이동도 트랜지스터 - Google Patents

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Abstract

내용 없음.

Description

고 전자 이동도 트랜지스터
제1도는 종래의 HEMT의 구조를 보여주는 도.
제2도는 InAs가 채널층에 이용될때 HEMT의 이종 접합에서 일어나는 문제점을 보여주는 대역 다이아그램.
제3도는 본발명의 실시예에 의하여 얻어진 대역구조를 보여주는 대역 다이아그램.
제4도는 본발명의 또다른 실시예에 의하여 얻어진 대역구조를 보여주는 대역 다이아그램.
제5도는 본발명의 또다른 실시예에 의하여 얻어진 대역 구조를 보여주는 대역 다이아그램.
제6도는 본발명의 또다른 실시예에 따른 SISFET의 구보를 보여주는 도.
본 발명은 일반적으로 반도체 장치에 관한 것인데, 특히 채널층에 대한 InAs 또는 복합 결정을 사용하는 고 전자 이동도 트랜지스터에 관한 것이다.
HEMT로서 공지된 고 전자 이동도 트랜지스터는 전자공급층으로 불리는 도핑된 화합물 반도체층과 장치의 활성층으로 작용을 하는 비도핑된 화합물 반도체층 사이의 이종 접합에서 형성된 2-차원 전자 가스를 사용하는 반도체장치이다. 이러한 장치에서, 2차원 전자 가스는 이종접합 인터페이스를 따라서 비도핑된 화합물 반도체층내에 형성되며, 2-차원 전자가스내의 전자는 도펀트원전자에 의하여 불순물 산란없이 채널층을 통하여 전송된다. 그리하여 장치의 동작속도는 최대로 된다.
종래에는 GaAs와 같은 (III-V)즉 화합물 반도체는 이러한 화합물 반도체 물질의 큰 전자 이동도때문에 HEMT의 채널층으로 사용되어 왔다. 반면에, 적절한 전자 공급층과 결합될때 2차원 전자가스의 더욱큰 전자 이동도 및 전자 밀도를 제공하는 물질을 찾는데는 수고가 든다. 그리하여 HEMT의 채널층에 대한 물질의 조사는 전자 공급층에 대한 물질의 조사를 포함한다.
지금까지, InAs 및 InSb는 최고 전자 이동도를 제공하는 물질로 알려져 있다. 예컨대 InAs는 전도대의
Figure kpo00001
-골에서 0.22mo만의 전자의 유효질량을 보여주는데, 여기서 mo는 전자의 질량을 나타낸다. 이러한 값은 GaAs의
Figure kpo00002
-골에서 전자의 유효질량보다 약간 작은데, 약 0.068 mo이다. 유사하게, InSb의
Figure kpo00003
-골에서 전자의 유효량은 0.014 mo뿐이며, InAs 경우보다 더 작다. 더욱이 이러한 물질은 다른 화합물 반도체 물질과 접촉될때 대역 구조의 큰 불연속성을 형성한다. 이러한 구조는 HEMT의 이종 접합에서 형성된 2차원 전자가스의 큰 전자밀도를 형성하는데 특히 유리하다.
InAs 또는 InSb는 전도대에서
Figure kpo00004
-골과 X-골 또는 L-골 사이에 큰 전이에너지의 부가적인 특성을 제공한다. 후자의 특성은 실공간을 소거하는데 특히 유리한데 여기서 소오스와 게이트를 경유하는 높은 전계에 의하여 가속되는 전자는 X-골과 L-골에 대응하는 더 높은 에너지상태로 채널층의 전도대역내의 전이를 야기시킨다. 동시에 여기된 전자는 채널층으로부터 전자공급층의 하위에너지 상태로 전이를 야기하여 이종접합 인터페이스를 경유하여 이동한다. 전도대내의 큰 전이 에너지는 효과적으로 이러한 실공간 전이의 문제를 효과적으로 억제한다. 그리하여 활성층에 대하여 InAs 또는 InSb를 사용하는 HEMT는 종래의 HEMT와 비교하면 보다 우수한 동작 특성을 나타나는 것이 기대된다.
반면에, IsAs 또는 InSb는 GaAs 또는 통상적으로 사용된 화합물 반도체 물질의 격자 상수보다 대체로 큰 격자 상수를 가진다. 예컨대 InAs는 6.058Å의 격자 상수를 가지며 InSb는 6.479Å의 격자상수를 가진다. 그리하여 InAs 또는 InSb와 이종 에피택셜 인터페이스를 형성하는 전자 공급층으로 사용할수 있는 물질에 대하여 문제가 발생한다. 이러한 문제때문에, InAs 또는 복합결정의 채널층을 사용하는 HEMT에 대한 제한된 수의 보고서가 있다.
제1도는 HEMT의 종래 구조를 보여주는데, 여기서 장치는 GaAs의 반절연기판(11)과 에피택셜 성장된 비도핑 AlGaSb의 버퍼층(12)으로 구성된다.
버터층(12)위에, InAs의 채널층(13)은 에피택셜 성장되며, AlSb 또는 GaSb의 n-형 전자공급층(14)은 채널층(13)위에 성장된다. 그리하여, 이종접합 인터페이스는 채널층(13)과 전자공급층(14)사이의 경계부(13a)에 형성되고, 2-차원 전자가스(2DEG)는 공지된 바와같이 인터페이스(13a)를 따라서 형성된다. 전자 공급층(14)위에, n-형 GaAs 또는 GaSb 캡층(15)가 구비되고 금-주석합금(AnSn)의 소오스전극(16a), 금-주석합금의 드레인전극(16b), 알루미늄의 게이트 전극(16c)으로 구성되는 전극구조는 캡층(15)위에 구비된다.
현재는, GaSb와 AlSb는 InAs 채널층(13)과 결합하는 격자에 관하여는 전자공급층에 대한 가능한 물질이다. 그러나, 알루미늄을 포함하는 AlSb는 산화되기 쉽고 장치의 사용뿐만 아니라 구조상 난점을 야기시킨다. 특히, AlSb는 제조과정중에 또는 장치를 사용중에 알루미늄 산화를 형성하는 경향이 있으며 산화를 방지하기 위하여 보호조치를 취하는 것이 필요하다. 그러나, 이러한 과정은 장치의 제조와 장치의 비용이외에도 신뢰도를 복잡하게 한다.
반면에, GaSb는 InAs와 인접하여 형성될때 소위 3 이종접합을 형성한다.
제2형 이종접합에는 채널층의 2차원 전자가스에 더하여 이종 접합을 따라서 전자공급층이 2차원 홀가스가 형성된다. 이러한 2-차원 홀 가스는 동일 채널을 따라서 2-차원 전자가스에 동시에 형성되고, 게이트 전극(16C)에 인가된 전계에 의하여 캐리어의 제어 흐름은 더 이상 유지되지 않는다. 달리 말하면, 장치가 적절하게 작동되지 못한다.
제2도는 InAs 채널층과 제1도의 HEMT 구조의 GaSb 전자 고급층 사이에 형성된 이종 접합 인터페이스의 대역 구조를 보여준다. 전자와 홀의 작은 유효전자에 관하여, InAs 또는 복합결정은 가전자 대(Ev)와 전도대(Ec)사이에 상대적으로 작은 대역갭을 가진다. 특히, GaSb 전자공급층과 결합될때, InAs 채널층(13)의 전도대역(Ec)의 에지는 GaSb 전자공급층(14)의 가전자 대(Ev)의 에지보다 낮은 레벨에 위치된다 이러한 시스템에서 페르미 레벨(EF)은 설명된 바와같이 InAs 채널층(13)의 전도대와 GaSb 전자공급층(14)의 가전자 대 사이 위치되는 것을 유의해야 한다. 그리하여 20EG로써 표시된 2차원 전자 가스에 인접한 20DHG로 표시된 2차원 홀가스가 형성되어 있다. 홀이 전계하에서 전자나 반대로 작용함에 따라, 2DEG 및 2DHG가 동시에 존재하면 이미 기술되었듯이 HEMT의 동작상의 심각한 문제가 야기된다.
따라서, 본발명의 목적은 이전의 문제점이 제거된 신규하고 유용한 고 전자 이동도 트랜지스터를 제공하는 것이다.
본발명의 목적은 증가된 동작속도를 갖춘 고 전자 이동도 트랜지스터를 제공하는 것이다.
본발명의 또다른 목적은 InAs와 InSb 중 하나 또는 둘 모두를 포함하는 비도핑채널층과 비도핑 채널층으로 이종접합 인터페이스를 형성하는 n-형 전자 공급층으로 구성되는 고 전자 이동도 트랜지스터를 제공하는 것인데, 여기서 n-형 전자 공급층은 채널층의 격자 상수와 정합하는 격자 상수를 가지며 여기서 이종접합 인터페이스를 따라 전자 공급층의 2-차원홀가스가 제거된다.
본발명의 또 다른 목적은 InAs를 포함하는 비도핑 채널층과 전자공급층 사이에 형성된 이종접합 인터페이스를 갖춘 채널층에 인접하여 구비된 n-형 전자 공급 층으로 구성되는 개선된 동작 속도를 가지는 고 전자 이동도 트랜지스터를 제공하는 것인데, 여기서 전자공급층은 0.3보다 같거나 작은 구성 매개변수 y를 가지고 구성 AlyGa1-ySb을 가지는 AlGaSb의 복합 결정으로 구성되고, 전자 공급층은 적어도 3×1017cm-3이상의 집중 레벨을 가진 도펀트로 도핑된다.
본발명에 따라서 페르미 레벨은 전자 공급층의 도핑때문에 이동되며 이종접합 인터페이스를 따라서 전자 공급층의 2차원 홀 가스의 형성이 제거된다.
본 발명의 또다른 목적은 InAs 및 InSb중 하나 또는 둘 모두를 포함하는 비도핑 채널층 사이에 이종 접합 인터페이스를 형성하는 채널층에 인접하여 구비된 도핑된 전자 공급층으로 구성되는 개선된 동작 속도를 가지고 고 전자 이동도 트랜지스터를 제공하는 것인데, 여기서 전자공급층은 0.06
Figure kpo00005
y
Figure kpo00006
0.6 관계를 만족하도록 구성매개변수 y를 가진 AlyIn1-yAs로 표시된 구성을 가지는 AlInAs의 복합 결정으로 구성된다. 본발명에 따라서 이종접합 인터페이스를 따라서 전자 공급층의 2차원 홀 가스의 형성이 AlInAs의 대역 구조때문에 제거되는데 여기에서 가전자대의 상위에지는 채널층의 가전자 대의 하위에지보다 에너지면에서 약간 높은 레벨에 위치된다. 더욱이 이와같은 구성을 선택함으로 만족한 격자 정합이 전자공급층과 채널층 사이에서 이루어진다.
본발명의 또다른 목적과 특징은 첨부된 도면과 함께 읽을때 다음 상세한 설명으로부터 명백해질 것이다.
이후, 본 발명의 여러가지 실시예가 HEMT의 기본구조를 보여주는 제1도의 구조를 참조하여 기술될 것이다. 본발명의 HEMT의 구조는 제1도에 도시된 구조와 일반적으로 동일하다. 차이점은 장치의 층을 형성하는 물질에서 생긴다.
제1실시예에서, 기판(11)은 종래 경우와 유사한 반-절연 GaAs 구조로 구성된다. 버퍼층(12)는 비도핑 AlGaSb로 형성되고 Al0.2Ga0.8Sb의 구성을 갖는다. 층(12)은 0.5㎛의 두께로 기판위에 에피택셜 성장된다.
버퍼층(12)위에 비도핑 InAs의 채널층(13)은 0.1㎛의 두께로 InAs을 형성하여 성장한다. 이 InAs 채널층(b)은 6.058Å의 격자상수를 가지며, 약 6.10Å의 격자 상수를 가지는 밑에 놓인 버퍼층(12)과 정합하는 격자를 갖게된다.
더욱이 채널층(13)위에 1×1017cm-3의 농도 레벨로 Te에 의해 도핑된 n-형 Al0.2Ga0.8의 전자공급층(14)가 0.07㎛의 두께로 구비된다. 버터층(12)의 구성과 동일한 구성을 가지는 이 전자공급층 6.10Å의 격자 상수를 가지며 채널층(13)과 대등한 만족할만한 격자를 갖는다. 그러나 층(14)의 구성은 후에 기술되듯이 상기 구조에 제한되지 않는다. 그러나 층(14)의 구성은 후에 기술되듯이 상기 구조에 제한되지 않는다.
전자공급층(14)위에, 캡층(15)이 소오스 및 드레인 전극(16a 및 16b)과 전자공급층(14)사이의 오믹 접촉을 향성하기 위하여 0.02㎛의 두께로 n-형 GaAs층을 형성함으로써 구비된다. 종래의 HEMT와 유사하게 소오스 및 드레인 전극(16a 및 16b)은 캠층(15)와 오믹접촉을 형성하는 금-주석 합금으로 구성된다. 반면에 게이트 전극(16c)은 알루미늄으로 구성되고 쇼트키 접촉이 형성된다.
본 실시예에서 전자 공급층(14)의 구성은 (구성이 AlyGa1-ySb로써 나타낼때 y=0.2) 알루미늄의 적은 분량때문에 상대적으로 GaSb와 근접해 있다. 이러한 경우에 전자공급층(14)이 적절하게 도핑되지 않을때 제2도에 도시된 것과 유사한 제2형 이종 접합을 형성한다. 본발명의 출원인은 제2도의 대역구조와 관련된 2-차원 홀 가스가 전자공급층(14)의 구성 AlyGa1-ySb을 나타내는 알루미늄 함유량(y)가 약 0.3 이하로 감소될때만 나타난다. 예를 들면 층(14)의 상기 구성은 이러한 범위로 포함되며, 그리하여 2-차운 홀 가스가 이종 접합 인터페이스로 형성되는 것이 기대된다.
구성매개변수 y가 0.3보다 작은 설정되는 재료의 이종접합 인터페이스에서 2-차원 홀 가스의 형성을 피하기 위하여 본발명은 의도적으로 3×1017cm-3이상, 바람직하게는 약 1×1018cm-3이상의 농도 레벨을 가진 도펀트 원자를 주입하여 페르미 레벨의 이동을 일으킨다.
제3도는 제1실시예에 의하여 얻어진 대역 구조를 보여준다. 제3도를 참조하여 층(14)의 대역갭(△E1)은 약 0.72-1.2eV의 값을 가지며 반면에 InAs 채널층의 대역갭(△E2)은 0.35eV의 값을 가진다. 전자공급층(14)의 전도대(Ec)와 채널층(13)의 전도대(Ec)사이에, 약 0.87-0.95eV 에너지 불연속(△E3)이 형성된다. 더욱이 전자공급층(14)의 가전자대의 상위 에지는 약 0.15-0eV의 에너지갭(△E4)를 가지는 채널층(13)의 전도대(Ec)의 하위 에지위에 위치된다. 후에 언급되듯이, 값(△E4)은 전자고급층(14)에서 알루미늄의 함유물을 나타내는 매개변수(y)에 따라서 변한다.
이미 언급되었듯이, 이러한 대역 구조는 페르미 레벨(EF)이 층(14)의 가전자대(Ev)와 채널층(13)의 전도대(Ec)사이에 있을때 전자공급층(14)의 2-차원 홀가스의 형성을 일으킨다.
본실시예는 전자공급층(14)의 전도대(Ec)와 자전자대(Ev)사이의 레벨로 에너지 상승 방향으로 페르미 레벨(EF)로 이동시킴으로써 2-차원 홀 가스의 형성을 제거한다.
페르미 레벨의 이러한 이동을 이루기 위하여 본실시예는 전자공급층(14)로 주입된 도펀트 원자의 도핑 레벨을 제어한다. 이러한 도펀트원자가 III-V 즉 화합물 반도체에서 활성화예를 들면 전자를 방출하며, 이렇게 방출된 전자는 페르미 레벨을 결정하는 열 평행의 조건을 변경하는 것을 유의해야 한다. 그리하여, 제2도에서 도시된 층(14)의 2차원 홀 가스가 형성되는 문제가 제거된다.
본 실시예에서 전자 공급층(14)의 도펀트 농도 레벨은 적어도 0.3×1017cm-3이 되도록 설정된다.
반면에 구성 변수(y)가 0.3이상으로 설정될때, 층(14)의 가전자대의 상위 에지는 제3도의 대역(Ev')로 도시된 바와같이 알루미늄의 함유물이 증가함에 따라 대역 다이아그램의 하부 방향으로 이동된다. 달리말하면, 대역갭(△E1)은 변수(y)의 값이 증가함에 따라 증가하며, y가 값 0.3에 도달하면, 에너지 갭(△E4)은 거의 영이된다. 이러한 대역구조는 제2도의 대역 구조와 관련된 2차원 홀 가스는 더이상 나타나지 않는다. 반면에 0.3이상의 전자공급층(14)의 알루미늄의 증가된 함유물은 전자공급층(14)의 산화될 기회가 많아서 층(14)의 저항이 증가된다. 이러한 산화는 변수(y)가 1로(y=1)로 설정될때에도 어느정도 GaAs 캡층(15)을 제공하여 방지될지라도 실제로 사용된 장치에 대하여 알루미늄의 함유율(y)가 0.6이 초과되지 않도록 유지하는 것이 바람직하다.
격자 정합에 대하여 전자공급층(14)에 대한 계 Aly-ySb의 물질은 변수(y)의 전체 범위를 통하여 채널층(13)을 형성하는 InAs와 정합하는 만족한 격자를 갖는다.
AlGaSb의 계에서 격자변수의 범위는 상대적으로 작으며 0.05Å의 범위내로 떨어진다. 반면에, 4%가 넘는 격자 차이가 전형적으로 전위가 생긴 막 임계 두께가 수 Å인 경우에 HEMT의 활성부분을 형성하는데 충분한 결정층의 양과 함께 이중 에피택셜 성장을 이루기 위하여 허용할수 없다는 것이 일반적으로 인정된다.
격자 차이가 이전의 제한내에서 떨어짐에 따라 HEMT의 특성을 거의 변하지 않는다. 반면에 격자 차이가 4%의 한도를 초과하면, 이종 접합을 지나는 응령변형은 채널층의 전위를 포함하며 그 사이를 흐르는 전자로 산란을 하게된다. 전자 공급층(14)에 대한 AlGaSb의 이전 물질계는 y의 전체 구성범위에 대한 InAs 채널층(13)에 대하여 정합하는 격자를 만족하게 된다. 더욱이, 채널층(13)의 구성은 층(13)이 전자 공급층(14)과 정합하는 격자를 유지하는한 InAs와 InSb사이에서 변하게 된다.
다음, 본발명의 제2실시예가 제1도의 구조를 참조하여 기술될 것이다.
이러한 실시예에서, InP는 기판(11)에 대하여 이용되고, GaAs0.2Sb0.8은 약 6.01Å의 격자 상수를 가진다.
채널층(13)위에 n-형 GaAsSb의 전자공급층(14)은 0.05㎛가 되도록 결정된 두께로 GaAs0.2Sb0.8의 구성이 구비되어 진다. 이 물질은 버퍼층의 구성과 동일한 구성을 가지며 채널층(13)에 대항하여 정합하는 소망의 격자를 만든다. 더욱이, 전자공급층(14)은 1×1018cm-3의 도펀트 농도 레벨을 가지는 Te에 의해 도핑된다. 이종 접합 인터페이스를 따라 채널층으로 전송되는 전자들상에 전자공급층(14)의 도펀트 전위 효과를 감소시키기 위하여 채널층(13)과 전자공급층(14)사이에 AlSb의 얇은 공간층(14a)이 제공될수 있다는 것을 주의하자.
전자공급층(14)상에 GaAs0.2Sb0.8의 구성을 가지는 비도핑 GaAsSn의 캡층은 0.05㎛의 두께로 제공되며 소오스전극(16a), 드레인전극(16b) 및 게이트전극(16c)는 통상적으로 캡층(16)위에 제공된다.
또한 이 실시예에 있어서, 대역구조는 채널층(13)을 지나며 전자공급층(14)은 임의 공간층(14a)에 의하여 야기되는 작은 변화을 제외한 실선에 의해 거의 제3도에 도시된 바와같이 된다.
제3도에 있어서, 공간층(14a)에 의한 대역 구조의 변화는 단순화를 위해 표시하지 않는다. 다시, 2차원 홀 가스의 형성은 3×1017cm-3정도의 도펀트 집속 레벨을 가지는 전자공급층(14)에서 만들어지는 도핑에 의해 가압된다. 이에의해 페르미 준위(EF)는 전자 공급층(14)의 전도대(Ec)와 가전자대(Ev) 사이의 레벨로 이동한다.
한편, 제2도의 대역구조와 관련된 2차원 홀 가스는 층(14)에 나타난다.
본실시예에 있어서, GaAsySb1-y의 구성을 정의하는 구성 변수(Y)에 의해 표시되는 전자공급층(14)의 구성범위는 격자 정합의 풀어짐없이 0와 0.6(0
Figure kpo00007
y
Figure kpo00008
0.6) 사이의 범위에서 변화될 수 있다. y=0인 경우에, 층(14)은 격자상수가 6.095Å인 GaSb로 구성된다. 이 값은 채널층의 소량의 InSb를 가지는 InAs로 구성될때 채널층의 격자상수로 일관된다. 한편, 변수 y가 0.6을 초과할때, 전자 공급층(14)의 격자상수는 약 5.830Å이하로 감소되며, 전자공급층(14)과 채널층(13)사이의 격자 부정합의 문제를 야기한다. 변수 y의 초과증가가 채널층(13)에 대해서 전자공급층(14)의 격자 상수의 감소를 야기시킨다는 것을 주의해야 한다. 층(14)의 구성이 전술한 범위를 만족시키도록 결정될때, 채널층(13)의 구성은 소망한대로 격자 정합이 유지되는한 InAs-InSb의 계내에서 선택되어질 수 있다. InAsSb의 채널층(13)이 6.058Å과 6.479Å 사이의 격자 상수를 변화시키고, 따라서 y=0인 경우에 약 60%의 분자충돌내의 채널층(13)에서 InSb의 상수를 설정하는 것이 바람직하다. 전술한 설명은 채널층(13)과 전자공급층(14)사이에 AlSb의 공간층(14a)이 위치되는 경우에도 적용된다.
다음 본발명의 제3실시예는 대표적인 HEMT의 일반적 구조를 도시하는 제1도에서 또한 기술된다.
이 실시예에 있어서, 기판(11)은 반-절연 GaAs를 구성하며 버퍼층(12)은 Al0.4In0.6As의 구성을 가지는 비도핑 AlInAs로 구성된다. 버퍼층(12)은 0.5㎛의 두께로 성장되며 5.90Å의 격자 상수를 가진다.
버퍼층(12)상에, InAsSb의 채널층(13)은 0.5㎛의 두께로 성장된다. 채널층(13)의 구성은 InAs가 되도록 설정되고 2.7%만으로 버퍼층이 격자상수로부터 다른 6.058Å의 격자상수를 가진다. 이에의해, 만족할만한 격자 정합은 기초가 되는 버퍼층(12)을 가지고 성취된다. 채널층(13)상의 전자공급층(14)은 0.07㎛의 두께를 가지며, Al0.4In0.6As로 구성된 n-형의 AlInAs로 구성된다. 이에 의해, 층(14)은 기초가 되는 채널층(13)을 가지는 소망의 격자 정합도 성취한다. 필요한 도전율을 제공하기 위하여 전자공급층(14)은 1×1018cm-3의 레벨을 가지는 Te에 의해 도핑된다.
전자공급층(14)상의 캡층(15)은 n-형의 GaAs로 구성되며 0.02㎛의 두께로 성장된다. 더욱이, 소오스 전극(16a), 드레인전극(16b) 및 게이트전극(16c)은 통상 캡층(16)상에 제공된다.
이 실시예에 있어서, 전자공급층(14)을 형성하는 AlInAs는 채널층(13)의 대역갭보다 훨씬 큰 대역갭을 가지며 제4도에 도시된 것보다 작은 대역구조를 형성한다.
이 시스템에 있어서, 제4도의 에너지갭(△E1,△E2,△E3,△E4)은 각각 1.276eV, 0.36eV, 1.046eV 및 0.23eV의 값을 취한다. 전자공급층(14)의 가전자 대의 상단에지와 채널층(13)의 가전자대의 하단에지 사이의 에너지 갭(△E5)은 0.13eV의 값을 취한다. 이에의해, 전자공급층(14)의 가전자 대(Ev)의 상단 에지는 채널층(13)의 가전자대(Ev)의 하단보다 약간 높은 레벨에 위치되며, 전자공급층(14)의 전도대(Ec)의 상단에지는 채널층의 전도대(Ec)의 하단 에지위에 위치된다. 더욱이 채널층(13)이 전도대(Ec)의 하단 에지는 페르미준위(EF) 이하에 위치된다. 따라서 이종접합 인터페이스를 형성하는 본실시예의 물질 시스템은 명백하게 2차원 전자개스로 형성되며 2차원 홀 개스를 형성하는 문제는 발생되지 않는다.
더욱이 AlInAs의 물질 시스템은 AlyIn1-yAs의 구성을 나타내는 구성 매개변수(Y)에 의존하는 매우 다양한 격자상수를 도시하며, 이것과 관련하여 변수 y가 약 0.6를 초과할때 채널층(13)에 대향되는 격자 부성합의 문제가 발생한다. 한편, 변수(y)가 0.06보다 적게되도록 설정될때는 이종접합 인터페이스를 지나는 전도대 사이에 형성된 에너지갭의 크기 0.5eV보다 작아지며, 이것은 실온에서 HEMT의 동작에 필요한 최소에너지갭이 된다. 따라서 변수(y)의 바람직한 구성범위는 0.06
Figure kpo00009
y
Figure kpo00010
0.6로서 결정된다. 한편, 채널층(13)은 InAs-InSb 시스템에서 임의 소망 구성을 가질수 있다.
다음, 본발명의 제4실시예는 HEMT의 일반구조를 도시하는 제1도에서 다시 기술된다.
제1도에서, 본 실시예의 장치는 GaAs의 기판(11)을 가지며, 그위에 성장된 버퍼층(12)은 Al0.2Ga0.8As0.4Sb0.6의 구성을 가지는 비도핑 AlGaAsSb로 구성된다. 버퍼층(12)은 0.5㎛의 두께를 가지며 5.92Å의 격자상수를 가진다.
버퍼층(12)상에 비도핑 InAs0.9Sb0.1의 채널층(13)이 0.005㎛의 두께로 제공된다. 이 경우에 버퍼층(12)은 6.10Å의 격자상수를 가지며, 따라서 만족할 만한 격자 정합은 버퍼층(12)에 대항하여 성취된다.
채널층(13)상에 n-형의 AlGaAsSb의 전자공급층(14)는 0.07㎛의 두께를 가지는 Al0.2Ga0.8As0.4Sb0.6의 구성으로 제공되며, n-형의 GaAs의 갭층(15)은 0.02㎛의 두께를 가지는 전자공급층(14)상에 형성된다.
더욱이, 소오스 전극(16a), 드레인전극(16b) 및 게이트 전극(16c)는 통상적으로 캡층(15)상에 제공된다.
이 실시예에 있어서, 전자 공급층(14)의 구성은 보다 자유롭게 변화될수 있다. 층(14)을 형성하는 물질(AlGaAsSb)은 AlyGa1-ySb1-z의 구성으로 표시되며, 여기서 변수(y)는 제1실시예에 대응하여 0에서 1(0
Figure kpo00011
y
Figure kpo00012
1)까지 변화되며, 변수(Z)는 제2실시예에 대응하여 0에서 0.6(0
Figure kpo00013
z
Figure kpo00014
0.6)까지 변화된다. 그러나 변수(Y)가 0.6을 초과할때, 전자 공급층(14)의 알루미늄성분은 지나치게 증가되며 층(14)은 산화되는 경향이 있다. 따라서 변수(y)는 0.6보다 작게 유지되는 것(0
Figure kpo00015
y
Figure kpo00016
0.6)이 바람직하다. 이에의해 제조상의 전술한 어려운 문제와 신뢰할수 없는 동작이 발생한다. 한편, 변수(z)가 0.6을 초과할때, 격자 부정합의 문제가 발생한다.
변수(y)가 상기 범위에서 있도록 선택될때, 0.3의 변수(y)값에서 서로 구별되는 2개의 다른 경우가 있다. 따라서, 변수(y)가 0.3보다 작아질때, 채널층(13)의 전도대(Ec)의 하단 에지는 제2도 또는 제3도에 도시된 바와같이 전자 공급층(14)의 가전자 대(Ev)의 상단 에지보다 낮게된다. 따라서, 그 사이에 페르미준위(EF)가 위치될때, 2차원적인 홀은 제2도에 도시된 바와같이 필연적으로 형성된다.
그러므로 이 경우에 있어서, 전자 공급층(14)은 페르미 준위가 제3도에 도시된 바와같이 상단으로 이동 되도록 도핑되어야 한다. 이러한 목적을 위하여, 3×1017cm-3,바람직하게는 1×1018cm-3정도의 도펀트 접속 레벨이 페르미 준위의 소망의 이동을 이기시키는데 필요하다.
한편, 변수(y)가 0.3보다 크거나 동등하게 설정될때, 전자 공급층(14)의 가전자대의 상단 에지는 전도대(Ev')에 의해 도시된 바와같이 채널층(13)의 전도대역(Ec)의 하단에지이하로 감소되며, 2-차원 홀 개스의 형성은 전자공급층(14)를 도핑하는 특별한 레벨없이 제거된다.
다음, 본 발명의 제5실시예는 제5도의 기본구조에 재기술된다. 제5도의 구조는 반도체-절연체-반도체 전계효과 트랜지스터(SISFET)로서 알려져 있다. 이러한 실시예에 있어서, InP로 구성된 기판(21)이 사용되며 AlSb의 비도핑 층으로 구성된 버퍼층(22)은 0.5㎛두께를 가지고 기판(21)위에 성장된다. 버퍼층(22)상에, 비도핑 InAs0.9Sb0.1의 에피택셜층(23)이 채널층으로서 0.05㎛두께를 가지고 성장되며, 비도핑 장벽층(24)은 ZnSeyTe1-y로서, 표시되는 구성을 가지는 1-형의 ZnSeTe의 층을 성장함으로써 채널층(23)상에 제공되고, 여기서 구성되는 변수(y)는 0과 0.6(0
Figure kpo00017
y
Figure kpo00018
0.6) 사이에서 설정되며 두께는 0.02㎛가 되도록 결정된다. 더욱이, 비도핑 장벽층(24)상에 n+-형 InAs0.9Sb0.1의 제2공급층은 0.05㎛의 두께를 가지고 성장된다. 비도핑 장벽층(24)상에 소오스전극(26a) 및 드레인 전극(26b)은 저항 접속을 가지고 제공되며 게이트 전극(26c)은 쇼트키 접속을 가지고 상층(26c) 위에 제공된다.
채널층(23)과 결합한 ZnSeTe 층(24)의 계는 제5도에 도시된 대역구조를 형성하며 2-차원 홀 가스의 형성은 성공적으로 제거된다. 이 경우에 에너지갭(△E1,△E2,△E3 및 △E4)은 각각 2.26eV, 0.33eV, 1.57eV 및 0.69eV의 값을 취한다. 더욱이, ZnSeyTe1-y의 격자 상수는 0과 0.6사이의 변수(y)의 범위에 대응하여 Te가 없는 구성에 대응하여 5.67Å과 Se가 없는 구성에 대응하여 6.10Å 사이의 범위에서 격자 상수를 변화시킨다. 격자상수의 이러한 범위는 채널층(13)의 격자상수와 조화된다.
다음, 본 발명의 제6실시예가 기술된다.
본 실시예에 있어서, 기판(11)은 반-절연 InP로 구성되며, InAs0.8Sb0.2의 구성을 가지는 비도핑 InAsSb는 5000Å의 두께를 가지는 채널층(13)으로서 그위에 직접적으로 또는 반-절연 InP의 버퍼층(12)을 경유하여 제공된다. 채널층(13)상에, InAs 층이 공간층(14a)으로서 200Å의 두께를 가지고 제공되며, 0과 0. 8(0
Figure kpo00019
x
Figure kpo00020
0.8)사이의 구성매개변수(x)와 함께 InP1-xAsx의 구성을 가지는 n-형 InPAs 층은 500Å의 두께를 가지는 전자공급층(14)으로서 공간층(14a) 상에 제공된다. 더욱이, 전자공급층(14)상에, n-형 GaAs갭층은 200Å의 두께로 제공된다.
본실시예의 구조는 제5도에 유사한 대역구조를 가지며, 여기서 에너지갭(△E1)은 1.27eV의 값을 가지며, 에너지갭(△E2)은 0.35eV의 값을 가지며, 에지갭(△E3)는 0.42eV의 값을 가지며, 에너지갭(△E4)은 0.85eV의 값을 가진다. 이에 의해 본 실시예의 장치는 제3실시예의 장치에 유사하게 동작한다.
더욱이, 전자공급층을 위한 물질은 이러한 물질로만 제한되지 않으며 InAlPAs, InGaPAs, InGaPSb 또는 InAlPSb와 같은 4원 물질로 사용할수 있다.
본발명에 따라, 3-5×1012cm-2의 전자예를 들면는 2차원 전자가스로 성취된다. 이 값은 종래값보다 약 2-3배 더 크다. 더욱이, 1.1-1.2eV의 전이 에너지는 3-105㎠/V.S의 전자 이동도를 함께 성취할수 있다. 따라서 제조된 장치는 종래의 값보다 2-3배 더큰 전류이동도 및 2-3배 더 빠른 개폐속도를 가진다. 400-500GHz의 차단 주파수가 0.1㎛의 게이트 길이를 가지는 장치를 위하여 얻어진다. 이 값은 종래의 값보다 2-3배 더 크다는 것에 주의한다.
더욱이, 본발명은 상기에서 기술된 실시예에만 제한되지 않으며 다양한 변화와 수정이 본발명의 범위에서 제공될수 있다.

Claims (13)

  1. 상부주요표면 및 하부주요표면을 구비한 기판(111); 상부주요기판과 하부주요기판을 구비하고 기판의 상부주요기판에 제공된 채널층(13), 제1격자상수를 가지며 구성성분으로서 인듐비소를 함유한 비도핑된 제1III-V족 화합물 반도체 물질을 포함한 상기 채널층, 제2에너지 레벨이 제1대역 에너지갭에 의해 제1에너지 레벨로부터, 분리되도록 상기 채널층의 상부 주요표면에서 제1에너지 레벨의 특징이 있는 제1전도대 및 상기 채널층의 상부 주요면에서 제2에너지레벨의 특징이 있는 제1가전자대를 구비하는 상기 제1III-V족 화합물반도체물질; 전자의 실제 분산 자유행정으로서 상부 주요표면을 따라 채널층의 형성된 2차원 전자가스; 상부주요면과 하부주요면을 구비하고 채널층의 상부주요면과 전자공급층의 하부주요면사이에 이종접합 인터페이스를 형성하기 위해 채널층의 상부주요면에 제공된 전자공급층(14), 제2격자상수를 가진 제2III-V족 화합물 반도체 물질을 구비하고 불순물 원자의 도핑으로 n형으로 도핑되어 2차 전자가스를 형성하기 위해 채널층에 전자를 공급하는 상기 전자공급층; 전자공급층에 전자를 주입하는 전자공급층의 상부주요면에 구비된 소오스전극수단(16a); 전자공급층으로부터 전자를 모으는 전자공급층의 상부주요면에 구비된 드레인 전극수단(16b); 및 2차 전자가스에서 잔자의 통로를 제어하는 전자공급층의 상부주요면에 구비된 게이트 전극수단(16c); 제4에너지 레벨이 제2대역갭에 의해 제3에너지 레벨로부터 분리하도록 전자공급층의 하부주요면에서 제4에너지 레벨의 특징이 있는 제2가전자대 및 전자공급층의 하부주요면에서 제3에너지레벨의 특징이 있는 제2전도대를 구비하는 상기 제2III-V족 화합물 반도체 물질; 제1 및 제2격자상수가 상호 일치하는 경우처럼 2차 전자가스를 경유하는 전자의 경로가 실제로 일치하도록 제2격자상수가 제1격자상수와 일치하도록 그리고 제1전도대의 제1에너지레벨이 제2가전자대의 제4에너지 레벨보다 효과적으로 더 낮은 레벨에 놓이도록 결정되는 화합물을 구비하는 제2III-V족 화합물 반도체 물질로 구성되며; 페르미 준위가 제2III-V족 화합물물질의 제3 및 제4의 에너지레벨 사이에 놓이도록 상기 제2III-V족 화합물 반도체 물질이 불순물 원자에 의해 농도레벨로 도핑되는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 제1III-V족 화합물 반도체 물질이 인듐비소로 구성되는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 제1III-V족 화합물 반도체 물질이 인듐비소 및 인듐안티몬의 복합결정으로 구성되는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 상기 제2III-V족 화합물 반도체 물질이 0<y<0.3의 범위이하로 설정되는 구성 매개변수 y를 가진 화합물 AlyGa1-ySb를 가진 알루미늄안티몬 및 갈륨안티몬의 복합결정으로 구성되며, 최소한 3×1017cm-3의 농도레벨로 도핑되는 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서, 상기 제2III-V족 화합물 반도체 물질이 1×1018cm-3농축레벨로 도핑되는 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서, 상기 제2III-V족 화합물 반도체 물질이 0
    Figure kpo00021
    y
    Figure kpo00022
    0.6의 범위인 구성매개변수 y를 가진 화합물 GaAsySb1-y를 가진 갈륨비소 및 안티몬의 복합결정으로 구성되며, 최소한 3×1017cm-3이상의 농축레벨로 도핑되는 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서, 상기 제2III-V족 화합물 반도체 물질이 0
    Figure kpo00023
    y
    Figure kpo00024
    0.3 및 0
    Figure kpo00025
    z
    Figure kpo00026
    0.6이하로 설정되는 구성매개변수를 가진 화합물 AlyGa1-ySbzSb1-z를 가진 알루미늄 갈륨비소안티몬의 복합결정으로 구성되며 최소한 3×1017cm-3의 농도레벨로 도핑되는 것을 특징으로 하는 반도체 장치.
  8. 상부주요면 및 하부주요면을 갖는 기관(11,21); 상부주요면 및 하부주요면을 가지고 기판의 상부주요면에 제공된 채널층(13,23), 제1격자상수를 가진 비도핑된 제1III-V족 화합물 반도체 물질이 구성되며 구성성분으로서 인듐비소를 함유한 상기 채널층, 제2에너지레벨이 제2대역에너지 갭에 의해 제1에너지레벨로 부터 분리되도록 채널층의 상부주요면에서 제1에너지 레벨의 특징이 있는 제1전도대 및 채널층의 상부주요면에서 제2에너지레벨의 특징이 있는 제1가전자대를 구비한 상기 제1III-V족 화합물 반도체 물질; 전자의 실제 분산자유행정으로서 상부주요면을 따라 채널층에 형성된 2차 전자가스(2DEG); 상부주요면과 하부주요면을 가지고 채널층의 상부주요면과 전자공급층의 하부주요면 사이에 이종접합인터페이스를 형성하기 위해 채널층의 상부주요면에 제공되는 전자공급층(14,24), 제2격자상수를 가진 제2III-V족 화합물 반도체 물질을 구비하고 불순물 원자로 도핑함으로써 n형으로 도핑되며 그곳에 2차 전자가스를 형성하기 위해 채널층에 전자를 공급하는 상기 전자공급층, 알루미늄 및 최소한 또다른 III족 원소를 동시에 함유하는 상기 제2III-V족 화합물 반도체 물질; 전자공급층에 전자를 주입하는 전자공급층의 상부주요면에 제공된 소오스 전극수단(16a,26a); 전자공급층으로부터 전자를 모으는 전자공급층의 상부주요면에 제공된 드레인 전극수단(16b,26b); 2차 전자가스에서 전자의 경로를 제어하는 전자공급층의 상부주요면에 제공된 게이트 전극수단(16c,26c); 제4에너지레벨이 제2대역갭에 의해 제3에너지 레벨로부터 분리되도록 전자공급층의 하부주요면에서 제3에너지 레벨의 특징이 있는 제2전도대 및 전자 공급층의 하부주요면에서 제4에너지레벨의 특징이 있는 제2가전자대를 가지는 상기 제2II-V족 화합물 반도체 물질로 구성되며; 제1 및 제2격자상수가 상호 일치하는 경우처럼 2차 전자가스를 경유하는 전자의 경로가 실제로 일치하기 위해 제2격자상수가 제1격자상수와 일치하도록, 그리고 제1전도대의 제1에너지레벨이 제2가전자대의 제4에너지레벨보다 효과적으로 더 낮은 레벨에 놓이도록 결정된 화합물을 상기 제2III-V족 화합물 반도체 물질이 구비하는 것을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서, 상기 제2화합물 반도체 물질이 0.3
    Figure kpo00027
    y
    Figure kpo00028
    1의 이하로 설정되는 구성매개변수 y를 가진 화합물 AlyGa1-ySb을 함유한 AlGaSb의 복합결정으로 구성되는 것을 특징으로 하는 반도체 장치.
  10. 제9항에 있어서, 상기 구성매개변수 y가 0.3
    Figure kpo00029
    y
    Figure kpo00030
    0.6의 이하로 설정되는 것을 특징으로 하는 반도체 장치.
  11. 제8항에 있어서, 상기 제2화합물 반도체 물질이 0.06
    Figure kpo00031
    y
    Figure kpo00032
    0.6의 범위 이하로 결정되는 구성매개변수 y를 가지는 화합물 AlyIn1-yAs를 함유한 AlInAs의 혼합결정으로 구성되는 것을 특징으로 하는 반도체 장치.
  12. 제8항에 있어서, 상기 제2화합물 반도체 물질이 0.3
    Figure kpo00033
    y
    Figure kpo00034
    0.6 및 0
    Figure kpo00035
    z
    Figure kpo00036
    0.6의 범위이하로 결정되는 구성매개변수 y 및 z를 가진 화합물 AlyGa1-zAszSb1-z를 함유한 AlGaAsSb의 복합결정으로 구성되는 것을 특징으로 하는 반도체 장치.
  13. 제8항에 있어서, 상기 제2화합물 반도체 물질이 0
    Figure kpo00037
    y
    Figure kpo00038
    0.6의 범위이하로 결정되는 구성매개변수 y를 가진 화합물 ZnSeyTe1-y를 함유한 ZnSeTe의 혼합결정으로 구성되는 것을 특징으로 하는 반도체 장치.
KR1019910003594A 1990-03-06 1991-03-06 고 전자 이동도 트랜지스터 KR940004417B1 (ko)

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