KR940002861B1 - 히스테리시스회로 - Google Patents

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KR940002861B1
KR940002861B1 KR1019910008415A KR910008415A KR940002861B1 KR 940002861 B1 KR940002861 B1 KR 940002861B1 KR 1019910008415 A KR1019910008415 A KR 1019910008415A KR 910008415 A KR910008415 A KR 910008415A KR 940002861 B1 KR940002861 B1 KR 940002861B1
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가부시키가이샤 도시바
아오이 죠이치
도시바 오디오·비디오 엔지니어링 가부시키가이샤
오시마 고타로
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Abstract

내용 없음.

Description

히스테리시스회로
제1도는 본 발명의 1실시예에 따른 히스테리시스회로를 나타낸 회로도.
제2도는 상기 제1도에 도시된 제1 및 제2스위칭회로를 구체적으로 나타낸 회로도.
제3도는 상기 제2도에 도시된 히스테리시스회로의 히스테리시스특성을 나타낸 도면.
제4도는 종래의 히스테리시스회로로서 슈미트 트리거회로를 나타낸 회로도.
제5도는 상기 제4도에 도시된 슈미트 트리거회로의 히스테리시스 특성을 나타낸 도면이다.
* 도면의 주요부분에 대한 부호의 설명
Q1 : PNP형 트랜지스터 Q2-Q5 : NPN형 트랜지스터
R1-R8 : 저항 Vin : 입력단자
Vont : 출력단자
[산업상의 이용분야]
본 발명은 트랜지스터를 이용한 전자회로에 관한 것으로, 특히 히스테리시스동작을 필요로 하는 스위칭회로에 사용되는 히스테리시스회로에 관한 것이다.
[종래의 기술 및 그 문제점]
종래에 히스테리시스동작을 필요로 하는 스위칭회로에는 슈미트 트리거회로가 잘 사용되고 있다.
제4도는 상기 슈미트 트리거회로의 일례를 나타낸 도면이다.
즉, 입력단자 (Vin)에는 NPN형 트랜지스터(Q1)의 베이스가 접속되어 있다. 이 트랜지스터(Q1)의 콜렉터에는 저항(R1)을 매개하여 전원 전압 VDD가 접속되어 있고, 그 에미터에는 저항(R2)을 매개하여 기준전압 VSS가 접속되어 있다. 또한, 이 트랜지스터(Q1)의 컬렉터와 저항(R1)간에는 NPN형 트랜지스터(Q2)의 베이스가 접속되어 있다.
상기 트랜지스터(Q2)의 콜렉터에는 저항(R3)을 매개하여 전원 전압 VDD가 접속되어 있고, 그 에미터에는 저항(R2)을 매개하여 기준전압 VSS가 접속되어 있다. 또한, 트랜지스터(Q2)의 컬렉터와 저항(R3)간에는 출력단자(Vont)가 접속되어 있다. 한편, 상기 저항(R1-R3)은 히스테리시스 설정용 저항이고, 트랜지스터(Q1)는 저전위(이하, "L"이라 약칭함)로부터 고전위(이하, "H"라 약칭함)로의 절환을 제어하는 스위칭 트랜지스터이며, 트랜지스터(Q2)는 "H"로부터 "L"로의 절환을 제어하는 스위칭 트랜지스터이다.
또한, 상술한 슈미트 트리거회로는 제5도에 도시한 것과 같은 히스테리시스동작을 한다. 이하, 상기 제4도 및 제5도를 참조하여 그 동작을 설명한다.
트랜지스터(Q2)가 동작상태인 때, 출력단자(Vout)로부터는 "L"이 출력되고 있다. 이 상태로부터 트랜지스터(Q1)를 동작상태로 하고 트랜지스터(Q2)를 차단상태로 하여 출력단자(Vout)로부터 "H"를 출력하기위해서 입력단자(Vin)에는,
Vth(L→H)={R2/(R2+R3)}ㆍVDD+VF(Q1)..............................(1)
라는 문턱치 전압(Threshold Voltage) 이하의 전압이 필요하게 된다[단, VF(Q1)은 트랜지스터(Q1)의 베이스ㆍ에미터간 전압이고, 또한 트랜지스터(Q2)의 포화전압은 무시한다].
이때, 제5도에 있어서, a→b→c→d→e의 경로를 통해 전류가 흐르게 된다.
역으로, 트랜지스터(Q1)를 차단상태로 하고 트랜지스터(Q2)를 차단상태로부터 동작상태로 하여 출력단자(Vout)를 "H"로부터 "L"로 변화시키기 위해서는 입력단자(Vin)에
Vth(H→L)={R2/(R1+R3)}ㆍVDD+VF(Q1)..............................(2)
라는 문턱치 전압 이상의 전압이 필요하게 된다[단, VF(Q1)은 트랜지스터(Q1)의 베이스ㆍ에미터간 전압이고, 또한 트랜지스터(Q2)의 포화전압은 무시한다].
이때, 제5도에 있어서, e→d→f→b→a의 경로를 통해 전류가 흐르게 된다. 여기에서, 저항(R1-R3)의 저항비는,
Vth(L→H) ＜ Vth(H→L) ∴ R1 ＞ R2
로 되도록 설정하고 있다.
이와 같이, 출력단자(Vout)의 전위 변화, 즉 "L" →"H" 또는 "H" →"L"에 대해 각각의 문턱치 전압 Vth(L→H), Vth(H→L)를 다른 값으로 설정하여, 소의 히스테리시스특성을 갖게 하고 있다.
그런데, 식 (1)에 나타낸 것처럼 출력단자(Vout)가 "L" →"H" 로 변화하기 위한 문턱치 전압Vth(L→H) 는 저항(R2 및 R3)의 저항비에 의해 결정되고 있다. 또한, 식(2)에 나타낸 것처럼 출력단자(Vout)가 "H" →"L"로 변화하기 위한 문턱치 전압 Vth(H→L)은 저항 (R1 및 R3)의 저항비에 의해 결정되고 있다. 이때문에 이 3종류의 저항(R1, R2, R3)의 저항치르 각각 관련시켜서 문턱치 전압 Vth(L→H), Vth(H→L)을 결정할 필요가 있어서, 설정의 자유도라는 관점에서 제약을 받는 문제가 있다.
또한, 상술한 슈미트 트리거회로를 집적회로 등에 이용한 경우, 저항 (R1-R3)의 저항비를 극단적으로 크게 하면, 각 회로간에서의 페어특성(Pair 特性)을 취하기가 매우 어려워진다는 결점이 있다. 더욱이, 식(1) 및 식(2)로부터 알 수 있듯이, 전원전압 VDD에 의해 문턱치 전압 Vth(L→H), Vth(H→L)이 변화한다. 이때문에 별도로 정전압원을 만드는 등, 문턱치 전압이 전원전압 VDD에 대해 의존성을 갖지 않도록 하는 등의 연구가 필요하다.
상기한 것처럼 종래에는 "L" →"H" 와 "H" →"L"의 문턱치 전압이 상호 의존하고 있기 때문에, 각 문턱치 전압 설정의 자유도가 저하되는 결점이 있었다. 또한, 각 회로간에서의 저항비의 페어특성을 취하는 것이 어렵고, 문턱치 전압이 전원전압에 의존한다는 결점이 있었다.
[발명의 목적]
본 발명은 상기한 문제점을 감안하여 이루어진 것으로, 문턱치 전압이 어떠한 제약도 받지 않고, 즉 "L" →"H" 또는 "H" →"L"의 문턱치 전압이 의존하는 일 없이 또한 전원전압에 의존하는 일 등이 없이, 동일한 변화량에 대해 완전히 독립적으로 설정될 수 있는 히스테리시스회로를 제공하고자 함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위해 본 발명의 히스테리시스회로는, 베이스가 제1저항을 매개하여 출력단자에 접속되고 에미터가 상기 출력단자에 접속됨과 더불어 제2저항을 매개하여 제1전위공급원에 접속되는 제1트랜지스터와, 베이스가 제3저항을 매개하여 제2전위공급원에 접속됨과 더불어 상기 제1트랜지스터의 콜렉터에 접속되고 에미터가 상기 제2전위공급원에 접속되며 콜렉터가 상기 제1트랜지스터의 베이스에 접속되는 제2트랜지스터, 일단이 입력단자에 접속되고 타단이 상기 제1트랜지스터의 베이스에 접속되는 제1스위칭회로, 일단이 상기 입력단자에 접속되고 타단이 상기 제2트랜지스터의 베이스에 접속되는 제2스위칭회로를 구비한 구성으로 되어 있다.
또한, 상기 제1 및 제2스위칭회로는 동일한 변화랑에 대해 그 회로문턱치가 서로 독립적으로 설정될 수 있도록 구성되어 있다.
(작용)
상기한 구성에 의하면, 제1 및 제2스위칭호로의 회로문턱치의 설정이 서로 모두 독립되게 행하여 질 수 있다. 또한, 상기 제1 및 제2스위칭회로의 회로문턱치를 서로 다른 값으로 하여 히스테리시스의 조건을 설정할 수 있다. 즉, 동일한 변화량에 대해 출력단자가 고전위로부터 저전위로 변화하는 문턱치 전압과 상기 출력단자가 저전위로부터 고전위로 변화하는 문턱치 전압을 다르게 되도록 한다면, 전체적으로 볼 때 히스테리시스동작을 하는 회로를 제공할 수 있다.
[실시예]
이하, 첨부도면을 참조하면서 본 발명의 1실시예를 상세히 설명한다.
제1도는 본 발명의 1실시예에 따른 히스테리시스회로를 나타낸 도면이다.
즉, PNP형 트랜지스터(Q1)의 에미터는 출력단자(Vout)에 접속되고, 그 베이스는 NPN형 트랜지스터(Q2)의 콜렉터에 접속됨과 더불어 저항(R1)을 매개하여 출력단자(Vout)에 접속되어 있다. 또한, 출력단자(Vout)는 저항(R2)을 매개하여 전원전압 VDD에 접속되어 있다. 상기 트랜지스터(Q2)의 에미터는 기준전압 VSS에 접속되어 있고, 그 베이스는 트랜지스터(Q1)의 콜렉터에 접속됨과 더불어 저항(R3)을 매개하여 기준전압 VSS에 접속되어 있다. 그리고 이들 트랜지스터(Q1,Q2)와 저항(R1~R3)에 의해 다이리스터 구성의 회로(101 ; 이하, "다이리스터회로"라고 칭함)가 구성되어 있다. 한편, 저항(R1,R3)은 전류누설에 의한 오동작 방지용 저항, 저항(R2)은 다이리스터회로(101)의 부하저항이다.
또한, 상기 다이리스터회로(101)는 정궤환회로인 바, 이때문에 단독적으로 동작개시를 할 수 없다. 이에, 그 스타터(Starter)로서 설치된 것이 제1스위칭회로(102)이다. 즉, 제1스위칭회로(102)의 일단은 입력단자(Vin)에 접속되어 있고, 그 타단은 다이리스터회로(101)의 트랜지스터(Q1)의 베이스에 접속되어 있다.
더욱이, 다이리스터회로(101)를 오프상태로 하기 위해 설치된 것이 제2스위칭회로(103)이다. 즉, 제2스위칭회로(103)의 일단은 입력단자(Vin)에 접속되어 있고, 그 타단은 다이리스터회로(101)에 트랜지스터(Q2)의 베이스에 접속되어 있다.
한편, 제1 및 제2스위칭회로(102,103)의 회로문턱치의 설정은 서로 모두 독립적으로 행할 수 있도록 회로가 구성되어 있다. 또한, 상기 제1 및 제2스위칭회로(102,103)의 회로문턱치가 서로 달리 되도록 설정하면, 전체로 볼때 히스테리시스동작을 할 수 있게 된다.
제2도는 상술한 히스테리시스회로에 있어서 제1 및 제2스위칭회로(102, 103)를 구체적으로 나타낸 도면이다.
제1스위칭회로(102)는 트랜지스터(Q3)와 저항(R4,R5)으로 구성되어 있다. 즉, 트랜지스터(Q1)의 베이스에는 NPN형 트랜지스터(Q3)의 콜렉터가 접속되어 있다. 또한, 트랜지스터(Q3)의 에미터에는 기준전압 VSS가 접속되어 있다. 그리고 트랜지스터(Q3)의 베이스에는 저항(R4)을 매개하여 기준전압 VSS가 접속됨과 더불어 저항(R5)을 매개하여 입력단자(Vin)가 접속되어 있다. 한편, 트랜지스터(Q3)는 다이리스터회로(101)를 온시킨다. 즉, 이는 출력단자(Vout)가 "H"로부터 "L"로 절환하는 것을 제어하는 트랜지스터이다. 또한, 저항(R4,R5)은 다이리스터회로(101)를 온시키는 문턱치 전압을 결정하는 저항이다.
제2스위칭회로(103)는 트랜지스터(Q4,Q5)와 저항(R6~R8)으로 구성되어 있다. 즉, 트랜지스터(Q2)의 베이스에는 NPN형 트랜지스터(Q4)의 콜렉터가 접속되어 있고, 상기 트랜지스터(Q4)의 에미터에는 기준전압 VSS가 접속되어 있다. 그리고 트랜지스터(Q4)의 베이스에는 저항(R6)을 매개하여 전원전압 VDD가 접속됨과 더불어 인버터로 작용하는 NPN형 트랜지스터(Q5)의 콜렉터가 접속되어 있다,. 또한, 트랜지스터(Q5)의 에미터에는 기준전압 VSS가 접속되어 있다. 이 트랜지스터(Q5)의 베이스에는 저항(R7)을 매개하여 기준전압 VSS가 접속되어 있고, 또한 저항(R8)을 매개하여 입력단자(Vin)가 접속되어 있다. 여기에서, 제1스위칭회로(102)와 제2스위칭회로(103)의 논리는 역(逆)으로 되기 때문에, 인버터로 작용하는 트랜지스터(Q5)가 필요하게 된다. 한편, 트랜지스터(Q4,Q5)는 다이리스터회로(101)를 오프시키는, 즉 출력단자(Vout)가 "L"로부터 "H"로 절환되는 것을 제어하는 트랜지스터이다. 또한, 저항(R6)은 트랜지스터(Q4)의 바이어스저항, 저항(R6,R7)은 다이리스터회로(101)를 오프시키는 문턱치 전압을 결정하는 저항이다.
상기한 구성에 의하면, 동일한 변화량에 대해 서로 전적으로 독립된 조건에서 트랜지스터(Q3) 또는 트랜지스터(Q4,Q5)를 온/오프시킬 수 있게 된다. 이로써, 제1 및 제2스위칭회로(102, 103)의 회로문턱치의 설정이 보다 자유롭고 간편하게 된다.
다음에는 상기 제2도를 참조하면서 본 히스테리시스회로의 동작을 상세히 설명한다.
트랜지스터(Q3)가 동작상태인 때, 다이리스터회로(101)는 온상태[즉, 트랜지스터(Q1,Q2)가 동작상태]로 되고, 출력단자(Vout)로부터는 "L"이 출력되고 있다.
이 상태로부터 다이리스터회로(101)를 오프시켜서 출력단자(Vout)로 부터 "H"를 출력하기 위해서는 입력 단자(Vin)에,
Vth(L→H)={(R7+R8)/R7}ㆍVF(Q5)..............................(3)
라는, 저항(R7,R8)에 의해 결정되는 문턱치 전압 Vth(L→H) 이하의 전압을 인가하면 된다[단, VF(Q5)는 트랜지스터(Q5)의 베이스ㆍ에미터간 전압이다].
즉, 입력단자(Vin)의 전위가 Vth(L→H)를 하회(下回)하면, 트랜지스터(Q5)가 동작상태로부터 차단상태로 되기 때문에, 트랜지스터(Q4)가 차단상태로부터 동작상태로 된다. 이때문에, 트랜지스터(Q2)가 차단상태로 되고 다이리스터회로(101)는 오프상태[즉, 트랜지스터(Q1,Q2)가 차단상태]로 된다. 따라서 출력단자(Vout)로부터는 "H"가 출력되게 된다. 그리고, 일단 다이리스터회로(101)가 오프상태로 되면, 그 정궤환 작용에 의해 그 후에는 트랜지스터(Q4)의 온/오프에 관계없이[구체적으로 는 입력단자(Vin)의 전위가 Vth(L→H)를 넘어도]다이리스터회로(101)는 오프상태를 유지하게 된다.
역으로, 다이리스터회로(101)를 온시키고 출력단자(Vout)를 "H"로부터 "L"로 변화시키기 위해서는 입력단자(Vin)에,
Vth(H→L)={(R4+R5)/R4}ㆍVF(Q3)..............................(4)
라는, 저항(R4,R5)에 의해 결정되는 문턱치 전압 Vth(H→L) 이상의 전압을 인가하면 된다[단, VF(Q3)는 트랜지스터(Q3)의 베이스ㆍ에미터간 전압이다].
즉, 입력단자(Vin)의 전위가 Vth(L→H)에 도달하면, 트랜지스터(Q3)가 차단상태로부터 동작상태로 되기 때문에, 트랜지스터(Q1)가 동작상태로 되어, 다이리스터회로(101)는 온상태[즉, 트랜지스터(Q1,Q2)가 동작상태]로 된다. 따라서 출력단자(Vout)로부터는 "L"이 출력되게 된다. 그리고, 일단 다이리스터회로(101)가 온상태로 되면, 그 정궤한작용에 의해 그 후에는 트랜지스터(Q3)의 온/오프에 관계없이[구체적으로 는 입력단자(Vin)의 전위가 Vth(H→L)이하로 되어도]다이리스터회로(101)는 온상태를 유지하게 된다.
상기한 출력단자(Vout)의 "L"→" H"의 전위변화는 저항(R7,R8)의 저항비에 의해 결정되고 있다. 또한, 출력단자(Vout)의 "H"→"L" 의 전위변화는 저항(R4,R5)의 저항비에 의해 결정되고 있다. 여기에서, 이들 저항비를,
(R8/R7) ＜ (R5/R4)....................................................(5)
즉,
1 +(R8/R7) = (R7/R8)/R7＜1+ (R5/R4)=(R4/R5)/R4.......................(6)
로 되도록 설정하면, 제3도에 나타낸 것과 같은 히스테리시스동작(a→b→c→d→e→d→f→b→a)을 한다는 것을 알 수 있다[단, VF(Q4)≒VF(Q5)로 한다]
이러한 구성에 의하면, (3) 식 및(4)식으로부터 알 수 있듯이, 출력단자( Vout)가 "L"→" H"로 변화하기 위한 문턱치 전압 Vth(L→H)와, "H"→"L" 로 변화하기위한 문턱치 전압 Vth(H→L)을 서로 의존되지 않게 완전히 독립적으로 설정할 수 있게 된다. 즉, 문턱치 전압을 결정하는 저항의 저항비 설정 자유도에 제약을 받는 일이 없게 된다.
또한, 문턱 치 저압 Vth(L→H), Vth(H→L)을 전원저압 VDD에 대해 독립성을 가지게 할 수 있게 되고, 특히 정전압원을 만들 필요도 없게 된다. 한편, 필요한 경우에는 문턱치 전압 Vth(L→H), Vth(H→L)을 전원저압 VDD에 의존시키는 것도 가능한 바, 이때에는 전원전압 VDD와 입력단자(Vin)의 전압을 연동시키는 회로로 구성하면 된다.
[발명의 효과]
이상에서 설명한 것처럼 본 발명의 히스테리시스회로에 의하면, 다음과 같은 효과를 거둘 수 있다.
다이리스터구성의 회로를 이용함에 있어서 이 다이리스터를 동작상태로 만드는 스위칭회로와 차단상태로 만드는 스위칭회로가 각각 설치되어 있다. 그리고 동일한 변화량에 대해 각 스위칭회로가 모두 서로 독립된 조건에서 온/오프 되도록 구성되어 있다. 이때문에, 히스테리시스동작을 하기 위한 조건으로서 각 스위칭회로의 문턱치 전압을 설정하는 것을 완전히 독립되게 할 수 있게 된다. 따라서, 상기 문턱치 전압을 결정하는 저항의 저항비 설정의 자유도에 제약을 주는 일이 없게 된다. 또한, 각 문턱치 전압을 전원전압에 의존시키지 않도록 할 수도 있게 된다.

Claims (2)

  1. 베이스가 제1저항(R1)을 매개하여 출력단자( Vout)에 접속되고 에미터가 상기 출력단자( Vout)에 접속됨과 더불어 제2저항(R2)을 매게하여 제1전위공급원(VDD)에 접속되는 제1트랜지스터(Q1)와, 베이스가 제3저항(R3)을 매개하여 제2전위공급원(VSS)에 접속됨과 더불어 상기 제1트랜지스터(Q1)의 콜렉터에 접속되고 에미터가 상기 제2전위공급원(VSS)에 접속되며 콜렉터가 상기 제1트랜지스터(Q1)의 베이스에 접속되는 제2트랜지스터(Q2), 일단이 입력단자 (Vin)에 접속되고 타단이 상기 제1트랜지스터(Q1)의 베이스에 접속되는 제1스위칭회로(102), 일단이 상기 입력단자(Vin)에 접속되고 타단이 상기 제2트랜지스터(Q2)의 베이스에 접속되는 제2스위칭회로(103)를 구비하여 구성된 것을 특징으로 하는 히스테리시스회로.
  2. 제1항에 있어서, 상기 제1 및 제2스위칭회로(102, 103)는 동일한 변하량에 대해 그 회로문턱치가 서로 독립적으로 설정될 수 있도록 구성되어 있는 것을 특징으로 하는 히스테리시스회로.
KR1019910008415A 1990-05-25 1991-05-24 히스테리시스회로 KR940002861B1 (ko)

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WO (1) WO1991019354A1 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5204541A (en) * 1991-06-28 1993-04-20 Texas Instruments Incorporated Gated thyristor and process for its simultaneous fabrication with high- and low-voltage semiconductor devices
US6020767A (en) * 1998-05-04 2000-02-01 International Business Machines Corporation CMOS chip to chip settable interface receiver cell
US6462971B1 (en) * 1999-09-24 2002-10-08 Power Integrations, Inc. Method and apparatus providing a multi-function terminal for a power supply controller
JP2002287832A (ja) * 2001-03-27 2002-10-04 Sharp Corp 送信装置
CN103944542A (zh) * 2013-01-22 2014-07-23 浙江海得新能源有限公司 一种晶闸管辅助关断装置
US11575379B2 (en) 2021-03-23 2023-02-07 Delphi Technologies Ip Limited Switch with hysteresis

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3310686A (en) * 1963-06-14 1967-03-21 Rca Corp Flip flip circuits utilizing set-reset dominate techniques
US3392290A (en) * 1965-07-21 1968-07-09 Ibm Bistable device employing transistors of complementary types
JPS4410690Y1 (ko) * 1966-10-31 1969-04-30
US3816767A (en) * 1973-03-23 1974-06-11 Electrospace Corp Schmitt trigger circuit
JPS5346587B2 (ko) * 1974-02-14 1978-12-14
JPS5186954A (ja) * 1975-01-29 1976-07-30 Takeda Riken Ind Co Ltd Shingoreberukenshutsusochi
JPS5389350A (en) * 1977-01-17 1978-08-05 Mitsubishi Electric Corp Schmitt trigger circuit
US4115707A (en) * 1977-03-31 1978-09-19 Rca Corporation Circuit for single-line control of GTO controlled rectifier conduction
JPS553210A (en) * 1978-06-21 1980-01-11 Toshiba Corp Waveform shaping circuit
JPS58201419A (ja) * 1982-05-19 1983-11-24 Matsushita Electric Ind Co Ltd Ｒ−ｓフリツプフロツプ回路
US4572968A (en) * 1983-03-04 1986-02-25 Motorola, Inc. SCR Fire sensitivity control and fire control apparatus
JPS60114024A (ja) * 1983-11-26 1985-06-20 Sanyo Electric Co Ltd ヒステリシス回路
JPS60208119A (ja) * 1984-03-30 1985-10-19 Hitachi Ltd 容量性負荷の駆動回路
JPS6331216A (ja) * 1986-07-25 1988-02-09 Hitachi Ltd パルス発生回路

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Publication number Publication date
JPH0435216A (ja) 1992-02-06
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WO1991019354A1 (en) 1991-12-12

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