KR940001299B1 - 집적회로에 집적 가능한 홀소자를 구비한 장치 - Google Patents

집적회로에 집적 가능한 홀소자를 구비한 장치 Download PDF

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에게쩨트 란디스운트 기르쭈끄 악티엔게젤샤프트
쿠르트 토니오로, 한스 뉜리스트
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Abstract

내용 없음.

Description

집적회로에 집적 가능한 홀소자를 구비한 장치
본 발명은 도면과 함께 실시예에 의해 설명된다.
제1도는 매몰된 안정 홀소자의. 제1기본 실시예에 대한 평면도.
제2도는 제1도에 도시한 홀소자를 통한 수직 단면도.
제3도는 제1도와 2도에 도시한 홀소자의 제1실시예에 대한 평면도.
제4도는 제3도와 5도에 각각 도시한 홀소자를 통한 수직 단면도.
제5도는 제1도와 2도에 도시한 홀소자의 제2실시예에 대한 수평 단면도.
제6도는 제3도와 5도에 도시한 홀소자로서 동일한 방법에 의해 공급되는 JFET의 두가지 교체형에 대한 평면도.
제7도는 제6도에 도시한 JFET의 수직 단면도.
제8도는 매몰된 안정 홀소자의 제2기본 실시예에 대한 평면도.
제9도는 제8도에 도시한 홀소자의 수직 단면도.
제10도는 제8도와 9도에 도시한 홀소자의 제1실시예에 대한 평면도.
제11도는 제10도에 도시한 홀소자의 수직 단면도.
제12도는 제10도와 11도에 도시한 홀소자로서 동일 방법에 의해 공급되는 JFET의 평면도.
13도는 제12도에 도시한 JFET의 수직 단면도.
제14도는 제8도와 9도에 도시한 홀소자의 제2실시예에 대한 수평 단면도.
제15도는 제14도와 16도에 도시한 각각의 홀소자에 대한 수직 단면도.
제16도는 제8도와 9도에 도시한 홀소자의 제3실시예에 대한 수평 단면도.
제17도는 5개의 접속부를 갖는 수직 홀소자에 대한 접속 회로도.
제18도는 홀소자를 가지는 장치는 블록 회로도.
제19도는 주어진 전원 전류(i)를 사용하여 측정된 유도(B)에 의거하여 홀소자의 출력 전압 VH의 특성 VH=f(B)도.
제20도는 짝수 패러티 비선형(ε(B))에 대한 특성곡선.
제21도는 홀수 패러티 비선형(ε(B))에 대한 특성곡선.
본 발명은 집적회로에 집적 가능한 홀소자를 구비한 장치에 관한 것이다.
이런 형의 장치는 예를들면 전류 iN을 측정하거나 또는 전압/전류 적 UN·iN을 만들기 위한 전력계 또는 전기 계기에 사용되며, 여기서 UN은 전기공급계의 주전압을 나타내며, iN은 전기에너지의 사용자에 의해 소비되는 전류를 나타낸다. 전류 iN은 그것에 의해 만들어진 자계 HN에 비례하기 때문에 그것이 자계 HN을 결정 지을 때 홀소자는 전류 iN을 간접적으로 측정한다. 홀소자의 출력 전압이 홀소자의 공급전류를 나타내는 i와 HN의 곱 i·HN에 비례하기 때문에, 홀소자의 공급전류 i가 예를들면 저항기를 사용하여 주전압 UN에 비례하도록 선택되면 홀소자는 전압/전류 적 UN·iN을 또한 만든다. 이 경우에 홀소자는 4개의 사분 승산기로서 작동하여야 하며 UN,iN,i 및 HN이 각각 사인파이므로 따라서 이들은 정의값 및 부의값을 갖는다. 집적가능한 수직 홀소자는 1984년 9월에 발간된 아이 이이이 일렉트론 디바이스 레터즈의 제EDL-5권, 제9호, 357~358페이지에 기재된 알. 에스. 포포빅의 논문 "수직 홀-효과 장치"에서 알수 있다(the publication "The Vertical Hall-Effect Device", R.S. Popvic, IEEE Electron Device Letters, vol. EDL-5, No. 9, September 84, pages 357-358).
수직으로 집적가능한 홀소자는 자장(HN)을 측정하는 홀소자이며, 그 자장은 집적가능한 홀소자의 표면에 나란할때 효과적이다.
홀소자의 안정성 특히 장시간 안정성에 관해서, 거의 알려져 있지 않으며 예를들어 1981년 9월에 발간된 아이이이이 트랜섹션즈 온 마그네틱스, 제 MAG-17권, 제5호, 2132페이지에 기재된 엠, 더블유, 풀과 알. 피. 워키의 "홀 효과 프로우브와 완전자동화 자기 측정 시스템에서의 그들의 사용"("Hall Effect Probes And Their Use In A Fully Automated Magnetic Measuring System", M.W. Poole and R,P. Walker, IEEE Transactions of Magnetics, vol. MAG-17, No. 5, September 81, page 2132)에서 알수 있는 바와같이 이는 제재에 있어서 크게 제한되어 있다.
본 발명에 의해 집적 회로 내에 집적 가능한 홀소자를 구비하고 2개의 센서 결선 접촉부와 적어도 2개의 전류 결선 접촉부를 가지는 장치가 공급 되는데 여기서 결선 접촉부는 홀소자의 표면에 본질적으로 배열되는데 홀소자의 활성 영역은 링에 의해 적어도 횡방향으로 외장되고 링은 링 결선을 가지며 활성 영역 및 홀소자 결선 접촉부와 반대의 도전형으로 구성된다. 여기서 홀소자는 반도체 재료의 내부에 매몰되고, 링은 커버플레이트와 기저 프레이트에 의해 연장되어 연장된 링은 홀소자의 활성 영역을 모든 방향으로 외장하며, 홀소자의 센서 및 전류 결선 접촉부는 커버 플레이트와 기저 플레이트를 통과하여 홀소자의 활성 영역을 갖는 전류 전촉부를 만들게 된다. 그리고 여기서 링, 커버 플레이트 그리고 기저 플레이트는 동일한 도전형으로 구성되며 상호 전류 접촉부에 전부 존재하게 된다.
본 발명의 실시예는 집적 가능한 홀소자를 공급하는데, 여기서 홀소자는 장기간 안정하므로 동시에 집적 가능한 홀소자와 집적 가능한 트랜지스터를 공급할 수 있는 기술을 사용하게 됨을 따라 동일 집적 회로 내에 홀소자와 트랜지스터를 둘다 공급하게 된다.
본 발명에 의한 실시예에 의해, 집적 가능한 홀소자는 주어진 정 전원전류(i)에서 선형화된 특성 VH=f(B)에 따라 온도에 대해 안정하게 만들어질 수 있다. 여기서 VH는 홀소자의 출력 전압을 나타내며, B=μHN은 측정될 저장(HN)의 유도를 나타낸다.
제1도~16도에 도시된 홀소자(1)와 접합전계효과 트랜지스터(이하 JFET라함)는 실리콘 또는 갈륨 아스나이드(GQAS) 재료로 제작되며, 일반적으로 두가지 재료 중 하나로 된 층으로 구성된다. 그러한 모든 층은 재료 도전형 P 또는 반대의 재료 도전형 N으로 구성된다. 표시(N+및 P+)는 대응하는 N-재료 또는 P-재료가 각각 불순물 원자로 강하게 도우핑 되었음을, 즉 적어도 cm3당 약 1020개의 이온 농도를 가지고 있음을 나타낸다. 역으로 표시(N-및 P-)는 대응하는 N-재료 또는 P-재료가 각각 불순물 원자로 약하게 도우핑 되었음을 나타낸다.
제1도~16도에 도시한 홀소자(1)와 JFET의 활성 영역은 P-재료 또는 N-재료로 만들어져도 되며 결합된 전원전압 또는 전원 전류의 극성이 대응하여 정확히 선택되는 경우 그 기능에 어떠한 영향도 미치지 않는다.
간단히 하기 위하여 도면에 있어서 활성 영역은 항상 N-재료로 만들어지는 것으로 가정하며, 이점이 본 발명의 제재를 한정하는 것은 아니다.
제1도 내지 16도는 간단히 하기 위해 홀소자(1)의 전기 결선 (C1, C2, C'2, C"2,S1,S2,R 그리고 SUB) 그리고 JFET의 S,D와 G가 실선으로 도시된다. 실제로 이들은 금속화부 형태로 되는데, 여기서 금속화부는 집적된 홀소자(1) 및 결합된 집적 회로 표면에 대해 얇은 도체 트랙 형태로 공급된다.
제1도 내지 5도에 도시한 전체 홀소자(1)는 두개의 전류결선(C1과 C2)와 두개의 센서 결선(S1과 S2)을 가진다. 제8도 내지 11도와 14도 내지 16도에 도시한 전체홀소자(1)는 3개의 전류 결선(C1,C"2그리고 C'2), 그리고 2개의 센서결선(S1과 S2)을 가진다. 그 경우에 5개의 전기 결선(C1,C'2,C"2,S1과 S2)을 갖는 홀소자는 항상 제17도에 도시한 바와 같이 외부적으로 회로에 접속된다. 제18도애서는 간단히 하기 위해, 비록 "4개의 결선 구성"에 한계를 두지 않는다 하더라도, 4개의 전류 및 센서 결선(C1,C2,S1과 S2)을 갖춘 홀소자(1)를 갖는다고 가정한다. 마찬가지로, 제1도 내지 5도에 도시한 구성은 "4개의 결선 구성"에 한정되지 않으며 제8도 내지 11도 그리고 14도 내지 16도에 도시한 배열은 "5개의 결선 구성"에 한정되지 않고 모든 결합이 가능하다.
모든 대안의 실시예들에 있어서, 예를들면 2개의 센서 결선(S1및 S2)들 중의 하나가 접지 되고, 그때 다른 센서 결선(S2또는 S1)이 홀소자(1)의 출력을 구성한다. 도면상에서 제1센서 결선(S1)이 홀소자(1)의 출력을 구성하며 제2센서 결선(S2)이 접지된다고 가정했다.
홀소자의 전기 결선(C1,C2와 C'2,C"2,S1및 S2)은 각각 결선 접촉부(2,3,4,5 및 6)를 각각 가진다.
제1도 내지 4도에 있어서, 두개의 센서 결선 접촉부(5와 6) 그리고 전류 결선 접촉부 중 하나, 예를들면 제1전류 결선(C1)에 속하는 제1전류 결선 접촉부(2)는 홀소자의 상부 표면에 배열되는 반면에 제2전류 결선(C2)과 결합되는 제2전류 결선 접촉부(3)는 홀소자(1)내에서 제1전류 결선 접촉부(2)와 일직선으로 대향하는 기저 표면에 배열된다. 결선접촉부(2,5와 6)는 상부 표면에 설치되며 예를들면 모두 동일한 크기로 되고 예를들면 둥근 모서리를 갖는 동일 정사각형 또는 직사각형 형태로 구성된다. 이들 결선 접촉부는 모두 본질적으로 인접 위치에서 직선으로 배열되는데, 제1전류 결선 접촉부(2)는 중간에 배치되고 두개의 센서 결선 접촉부(5와 6)는 실제 직선에서 제1전류 결선접촉부(2)에 대칭하여 배열되게 된다. 홀소자의 활성 영역(7)은 3개의 결선접촉부(2,5 와 6) 아래에 배치되는데 이들 결선 접촉부는 홀소자(1)의 상부 표면에 배열된다.
제8도 내지 11도와 제14도 내지 16도에 있어서, 5개의 결선 접촉부(2,3,4,5와 6) 모두는 홀소자(1)의 상부 표면에 배열된다. 결선 접촉부(2~6)는 예를들면 모두 동일한 크기이고 예를들면 둥근 모서리를 갖는 정사각형 또는 직사각형 모양이다. 이들 결선 접촉부는 사실상 모두 인접하여 직선 배열되는데 제1전류 결선 접촉부(2)는 중간에 배치되고 두개의 센서 결선 접촉부(5와 6)는 한쪽측에 배열되며 다른 두개의 전류 결선접촉부(3과 4)는 사실상 직선으로, 제1전류 결선 접촉부(2)에 대해 대칭으로 다른측에 배치된다. 그러한 배열에 있어서 각각의 센서 결선 접촉부(5와 6)는 제1전류 결선 접촉부(2)와 다른 두 전류 결선 접촉부(3과 4)의 각각의 하나와의 사이에 배치된다. 홀소자의 활성 영역(7)은 5개의 결선 접촉부(2~6) 아래에 배치되는데 이들 결선 접촉부는 홀소자(1)의 상부면에 배열된다.
다르게 말하면, 집적 가능한 홀소자(1)는 두개의 센서 결선 접촉부(5와 6)와 적어도 두개의 전류 결선 접촉부(2와 3)를 가지는데 주요 부분에 대해, 말하자면 4개 중에서 3개 또는 모두다가 홀소자의 상부 표면에 배열된다. 홀소자의 모든 결선 접촉부 (1 내지 6)와 활성 영역(7)은 홀소자를 만드는 재료와 동일한 도전형의 재료로 구성된다. 모든 결선 접촉부 (2~6)는 또한 불순물 원자로 강하게 도우핑 된다. 홀자(1)가 N-재료로 만들어졌다고 가정할 때, 모든 전류 및 센서 결선 접촉부(2~6)는 N+-재료로 구성되며 홀소자(1)의 활성 영역(7)은 N 또는 N--재료로 구성된다.
홀소자(1)의 활성 영역(7)은 링(8)에 의해 횡으로 외장되는데, 여기서 링(8)은 각각의 링 접속부(R)를 가진다. 링(8)은 전혀 환상이 아니며 일반적으로 정사각형 또는 직사각형이다. 링은 또한 연속일 필요가 없으며 하나 이상의 위치에서 차단된다. 링은 항상 커버플레이트(9)와 기저 플레이트(10)에 의해 연장되는데 연장하는 방법으로는 연장된 링(11)으로서 아래에 설명될 연장된 링(8 ; 9 ; 10)이 홀소자(1)의 활성영역(7)을 모든 방향으로 가능한한 멀리 완전히 외장한다. 홀소자 (1)의 활성영역(7)을 사용하여 전기 접촉부를 만들때까지 홀소자(1)의 센서 및 전류 결선 접촉부(2~6)는 커버 플레이트(9) 또는 기저 플레이트(10)를 통과한다. 링(8), 커버 플레이트(9)와 기저 플레이트(10)가 동일 또는 상이한 재료로 구성되나, 이들 재료는 항상 동일 도전형이다. 전체 경우에, 링(8), 커버플레이트(9) 그리고 기저 플레이트(10)는 전기적으로 상호 접촉하며 활성영역(7)과 홀소자(1)의 센서 및 전류 결선 접촉부(2~6)에 대해 반대 도전형이다. 실시예에서는 그러므로 이들은 P-재료로 구성된다.
제1도와 2도는 반도체 재료의 내부에 매몰되는 안정 홀소자(1)의 제1기본 실시에에 대한 평면도와 수직 단면도이다. 마찬가지로 제8도와 9도는 반도체 재료 내부에 매몰되는 안정 홀소자의 제2실시에에 대한 평면도와 수직 단면도이다.
이들 2개의 기본 실시예들은 단지 전류 및 센서 결선(C1,C2,S1및 S2)과 전류 및 센서 결선(C1,C'2,C"2,S1및 S2)의 수가 각각 4개와 5개로 서로 다를 뿐이며 그에 따라 그들의 각각의 결선 접촉부(2,3,5 및 6)와 결선 접촉부(2~6)를 갖는다. 각각의 전류 및 센서 결선 접촉부(2,3,5 및 6과 2~6)들에 대한 통로는 별문제로 하고, 링(8)을 구성하는 연장된 링(11)과 커버 플레이트(9) 및 기저 플레이트(10)는 홀소자(1)의 활성영역(7)을 모든 방향으로 죽 양쪽측방과 상방 및 하방으로 이상적으로 완전히 외장하고 있다. 이들 2개의 실시예들에 있어서, 연장된 링(11)은 일체로 되어 있으며, 따라서 링(8)과 커버 플레이트(9)와 기저 플레이트(10)는 동일한 P-재료로 이루어져 있다.
제3도와 4도는 제1도와 2도에 도시한 홀소자의 제1실시예에 대한 평면도와 수직 단면도이다. 이 홀소자(1)는 예를들면 N--재료로 구성되는 기판(12)으로부터 만들어진다. 연장된 링(11)이외에 기판(12)이 또한 기판 결선 접촉부(13)를 가지는데 이 접촉부는 그 표면에 배열되며 홀소자(1)의 기판(12)과 활성영역(7)으로 동일한 도전형(N)인 불순물 원자로 강하게 도우핑된 재료로 구성되어 있는데, 기판(12)과 활성 영역(7)이 이 경우에 둘다 N--재료로 구성된다. 기판 결선 접촉부(13)는 기판 결선(SUB)을 가진다. 이 홀소자(1)의 구조는 제1도와 2도에 도시한 것과 유사하며 알루미늄 불순물 원자로 강하게 도우핑되는 P+ AL재료, 즉, 도전형 P인 재료로 링(8)이 구성되는 것과 구별된다. 이 경우에 또한 링(8), 커버플레이트(9)와 기저 플레이트(10)가 함께 연속 표면을 형성하는데 이 연속 표면은 전류 및 센서 결선 접촉부(2,3,5 그리고 6)에 대한 통로와는 달리 완전히 모든 방향으로 홀소자(1)의 활성영역(7)을 외장한다. 링(8)은 상부 표면으로부터 기저 표면까지 기판(12)을 통과하며 예를들어 열확산공정과 같은 공정에 의해 만들어진다. 열확산 제조공정은 "응용 물리지(Journal of Applied Physics)의 Vol.48, No. 9.1977년 9월, 폐이지(3943~3949)에서 티.알.안토니 에이치. 이. 클라인 이 발표한 열확산에 의해 처리된 층상(Lamella)장치"에 기재되어 있다.
제5도와 4도는 제1도와 2도에 도시한 홀소자(1)의 제2실시예에 대한 수평 및 수직 단면도를 도시한다. 이 제2실시예는 제1실시예의 개선된 교체 형태이며 또한 열확산 공정에 의해 제조된다. 제5도는 커버플레이트(9) 바로 아래에 있는 홀소자 (1)의 표면에 병렬로 연장하는 홀소자(1)의 단면도이다(제4도 참고). 제5도에 도시한 홀소자(1)는 제3도에 도시한 홀소자(1)와 유사하며 분명히 전체 동일한 전류 및 센서 결선 접촉부(2,3,5와 6)가 각각 모두 동일 번호로 된다. 전체 동일한 전류와 센서 결선 접촉부(2,3,5와 6)가 3개이므로 3개의 제1전류 결선 접촉부(2,2'와 2"), 3개의 제2전류 결선 접촉부(3,3,'와 3"), 3개의 제1 센서 결선접촉부(5,5,'와 5")와 3개의 제1센서 결선 접촉부(6,6'와 6")가 있다고 가정했다. 3개의 제2전류 결선 접촉부(3,3'와 3")가 제5도에서 마스크된다. 따라서 제5도에서는 표시되지 않는다. 전체 전류 및 센서 결선 접촉부(2,2',2",3,3',3",5'5", 6,6'와 6")가 예를들면 모두 거의 동일 크기이며, 예를들어 모두 동일 구성이 되어 예를들면 둥근 모서리를 갖는 정사각형 또는 직사각형 모서리로 된다. 실시에에 있어서, 이들은 N+재료로 구성된다.
전체 동일한 전류 및 센서 결선 접촉부(2,2',2",3,3',3" ; 5,5'5" ; 그리고 6,6',6")는 각각 각각의 전기 결선에 의해 함께 외부적으로 접속되고 결합된 전류 및 센서 결선(C1,C2,S1과 S2)에 각각 접속된다. 링(8)은 중간 웨브(web)부를 가지는데, 이는 링을 두개의 인접한 서브링에 대해 공통인 각각의 중간 웨브부를 갖는 인접 배치된 서브링으로 분리한다. 배열은 링(8)을 3개의 서브링(I,II와 III)으로 분리한는 두개의 서브링(14와 15)을 가진다. 중간 부분(14)은 서브링(I과 II)에 대해 공통이며, 중간 부분(15)은 서브링(II와 III)에 대해 공통이다.
링(8)과 서브링(I,II와 III)이 직사각형(제5도 참고)인 경우, 전체 동일한 전류 및 센서 결선 접촉부(2,2',2" ; 3,3',3" ; 5,5'5" ; 그리고 6,6',6")는 각각 직선에 중첩되어 배열된다. 즉, 중심 포인트를 결합하는 라인이 상호 병렬로 연장하는 전체 접속라인을 갖는 거의 직선 형태를 갖는다. 이 경우 중간 부분(14와 15)은 모두 상기한 접속라인에 대해 수직이고 전체 링(I,II 그리고 III)은 거의 동일한 접속 라인에 대해 수직으로 측정된 바와 같은 서브링(I, II와 III)의 폭을 가지고 접속라인의 방향으로 상호 위치에 관계없이 중첩 배열된다. 링(8)을 서브링(I, II와 III)으로 분리하면 각각의 서브링(I 또는 II 또는 III)은 각각 다른 전류 및 센서 결선 접촉부인 결합된 완전한 그룹(2',3',5',6" ; 2,3,5,6 ; 그리고 2",3",5",6")을 각각 갖는 각각의 활성 영역(7; 7' 그리고 7")을 횡으로 외장한다. 제5도에 도시한 바와 같이, P와 N+-층은 전류 및 센서 결선 접촉부에 인접하여 상호 교체 하므로써, 홀소자(1)과 그 영역에서 "샌드위치"구조로 된다. 그점에서 전체 활성 영역(7,7' 그리고 7")은 홀소자(1)의 내부에서 깊게 접속된다. 그 "샌드위치"구조는 링결선(R)에 인가된 전압에 의존하여 활성 영역(7) 두께에 대한 강도가 중간 웨브부가 없는 홀소자에 비해 계수 m만큼 더 커진다는 장점을 가진다. 여기서 m은 서브링의 수이다.
제6도와 7도는 열확산 공정에 의해 제조된 각각의 JFET 트랜지스터의 제1대안의 실시예(16)와 제2대안의 실시예(17)의 수평 단면도 및 수직 단면도이다.
두개의 실시예(16과 17)는 상호 다른데 제1실시예(16)에 있어서 소스 결선 접촉부(18)는 커브 플레이트(9)에 배열되며 드레인 결선 접촉부(19)는 기저 플레이트(10)에 배열되는데, 제2실시예(17)에 있어서 소스 결선 접촉부(18)와 드레인 결선 접촉부(19)는 둘다 커버 플레이트(9)에 배열된다. 제1실시예(16)의 구조는 제3도와 4도에 도시한 홀소자(1)의 실시예와 유사하며, 이를 도면에서 어떠한 센서 결선 접촉부(5와 6)도 없고, 전류 결선 접촉부(2와 3)는 소스 및 드레인 결선 접촉부(18과 19)로 대체된다. 제2실시예(17)의 구조는 제3도와 4도에 도시한 홀소자(1)의 구조와 유사하며 어떠한 전류 결선 접촉부(2와 3)도 없으며 센서 결선 점촉부(5와 6)는 소스와 드레인 결선 접촉부(18과 19)로 대체된다. 두 실시예(16과 17)에 있어서, 링 결선은 G로 표시되며, 각각의 경우에 JFET의 게이트 결선을 나타낸다.
한편으로 제3도와 4도 그리고 다른 한편으로 제6도와 7도 사이의 비교는 도시된 부픔으로 표시되는데, 홀소자와 JFET는 유사한 구조로 구성되므로 이들 각각이 각각의 연장된 링(8;9;10)을 가지는 두개의 부품이 열확산 공정에 의해 단일 집적회로 내에 합동되어 제8도에 도시한 회로를 만드는 것이 쉽게 가능하게 된다. 그 접속부에서, 연장된 링(8;9;10)은 두가지 종류의 부품에 대해 동일 구조로 구성된다.
제10도와 11도는 제8도와 9도에 도시한 홀소자(1)의 제1실시예에 대한 평면도와 수직 단면도이다. 홀소자(1)는 예를들면 층(20)으로 구성되는데 층(20)은 N--재료로 구성되며 N-재료로 구성되는 기판(12)상에 성장된다. 연장된 링(11) 바깥쪽에 있는 링(20)은 기판 결선 접촉부(13)를 가지는데 이 접촉부(13)는 홀소자(1)의 층(20), 기판(12) 그리고 활성영역(7)과 동일한 도전형(N)인 불순물 원자로 강하게 도우핑된 재료로 구성된다. 이 경우에 활성 영역(7)은 층(20)의 N--재료로 구성된다. 기판 결선 접촉부(13)는 기판결선(SUB)을 가진다. 홀소자(1)의 구조는 제8도와 9도에 도시된 것과 유사하며, 링(8)이 환상 캐리어(21)에 적용되는 P-재료의 표면층을 구비하여, 캐리어(21)가 산화 실리콘 또는 폴리크리스탈 실리콘을 구비하는 그리고 캐리어(21)와 결합된 표면층(8)은 단지 집적회로 표면쪽의 캐리어(21)상에서 배제된다. 환상 캐리어) 그리고 캐리어(21)와 결합된 표면층(8)은 그 표면으로부터 투과하는 기판을 갖는 전기적 접촉부까지 연속적으로 층(20)을 통과한다. 표면층(8)을 갖는 환상 캐리어(21)는 예를들어 "심층매몰"에칭공정("비등방성 트랜치 에칭"에 의해 제조되는데 이 공정은 "전자 공학 위크(electronic week)지 1984년 7월 제23권 페이지 123~126의 화이트, 암스트롱과 라오가 발표한 제목" 1MB메모리가 새로운 설계 선택을 요구된다"란 논문에 기재되어 있다. 기저 플레이트(10)는 층(20)과 기판(12) 사이의 인터페이스에서 매몰층 형태로 배치되며 또한 커버 플레이트(9)와 전기적으로 접촉된 표면층(8)과 전기적으로 접촉되어 있다.
제12도와 13도는 비등방성 트랜치 에칭 공정에 의해 제조된 JFET의 평면도와 수직 단면되다. 구조는 제10도와 11도에 도시한 홀소자와 유사하며, 5개의 결선 접촉부(2 내지 6) 대신에, 이제 두개의 결선 접촉부, 즉 소스와 드레인 결선 접촉부 (18과 19)만이 있다. 링결선은 이 경우에 G로 표시되고 JFET의 게이트 결선을 형성한다. 한편으로 제10도 및 11도와 다른 한편으로 제12도 및 13도 사이의 비료로서, 도시된 부품, 주로 홀소자와 JFET는 동일한 구성이어서 두종류의 부품이 모두 각각의 연장된 링(8 ; 9 ; 10)을 가지므로 비등방성 트랜치 에칭 공정에 의해 단일 집적 회로에 합동되어 제18도에 도시한 회로를 구성하는 것이 쉽게 가능하게 된다. 이 경우에 또한 연장된 링(8 ; 9 ; 10)은 두가지 종류의 부품에 대해 동일하게 구성된다.
제14도와 15도는 제8도와 9도에 도시한 홀소자(1)의 제2실시예에 대한 수평 및 수직 단면도이다. 제12도와 13도에 도시한 바와 같은 심층 박막 직사각형 캐리어(21)는 만들기가 어려울 수 있으며, 이러한 제2실시예는 제1실시예에 개선된 대안의 형태를 나타낸다. 제14도는 홀소자의 단면도이고 홀소자(1) 표면에 대해 병렬이며 커버플레이트(9)바로 아래에서 연장한다(제15도 참고). 제8도에 비해, 제14도는 90°회전되어 도시 되어 있으므로 5개의 전류 및 센서 결선 접촉부(2 내지 16)는 병렬관계로 거의 직선으로 도시되지 않고, 중첩 관계로 거의 직선으로 도시되나, 홀소자(1)의 기능에 전혀 영향을 미치지는 않는다. 이 경우에 5개인 전류 및 센서 결선 접촉부(2~6)와는 달리, 제14도와 15도에 도시된 홀소자(1)는 제3도와 4도에 도시된 홀소자(1)와 동일한 구조이다. 이 경우에 홀소자는 기판(12)으로 만들어지는데 기판(12)은 N+-재료로 구성되어 홀소자(1)의 활성영역(7)이 또한 N+-재료로 구성되게 된다. 제3도 및 4도에 도시한 홀소자와는 달리, 이 경우에 직사각형 구조인 링(8)은 두개의 대칭으로 반대 배치된 측면만으로 구성되는데 이들 측면은 예를 들어 직사각형인 공기축을 사용하여 각각의 공기축(22a와 22b) 의 횡방향 내부 표면을 완전 연속 커버하는 표면층을 갖춘 각각 P-재료로 구성된 표면층(8a와 8b)을 각각 형성한다. 제14도와 15도의 문자(A)는 공기를 표시한다. 두개의 공기축(22a와 22b)은 기판(12)을 완전히 통과하는데 여기서 홀소자(1)와 집적회로가 상부 표면으로 부터 기저 표면까지 연장하도록 만들어진다. 표면층(8a와 8b)은 예를들면 가수 확산에 의해 만들어지는데 가스 확산이 공기와 기판(12) 사이의 표면에서 가스가 기판 재료에 침투하여 거기에 기판층(8a와 8b)를 만든다. 표면층(8a와 8b), 커버플레이트(9)와 기저플레이트(10)는 모두 상호 전기적 접촉되고 상하 방향으로 그리고 두 측면으로 홀소자(1)의 활성영역(7)을 가능한한 완전히 떨어져 외장하는 연속 표면을 형성한다. 제14도와 15도에 도시한 바와같이 링(8)의 두 측면이 전류 및 센서 결선 접촉부(2 내지 6)의 중심포인트를 연결하는 선에 대해 병렬 연장하는 경우, 연속 표면이 최대이며 상대적으로 짧은 단부쪽으로만 횡방향 개방된다. 표면층(8a와 8b), 커버플레이트(9)와 기저플레이트(10)는 모두 동일한 도전형, 즉 P형으로 구성되며 상기한 바와같이 둘다 N--재료로 구성되는 홀소자(1)와 기판(12)의 활성영역(7)에 대해 반대도전형이다. 한편으로 표면층(8a와 8b), 커버플레이트(9) 그리고 기저플레이트(10) 사이의 연속 P/N 접합과 다른 한편으로 홀소자(1)의 활성영역이 배리어층을 형성하는데 여기서 베리어층은 링(8)의 두개의 짧은 단부 횡방향쪽을 제외한 활성영역(7)을 완전히 외장한다.
연속표면과 배리어층이 단부쪽으로 개방되는 단점을 배제하기 위하여, 직사각형 구조인 링(8)이 단부족으로 연장된다(제16도 참조). 그 경우에 적어도 4개의 표면층(8a,8b,8j와 8k)을 구비하는데 이들층은 대향하는 쌍으로 배열되며 기판을 완전히 통과하는 공기축(22a,22b,22j 그리고 22k)를 각각 사용하여 각각의 공기축(22a,22b,22j와 22k)의 횡방향 내부 표면을 완전 연속 커버하는데 여기서 홀소자(1)는 상부 표면으로부터 기저 표면까지 연속적으로 제조된 것이다. 표면층 (8a,8b,8j와 8k), 커버플레이트(9)와 기저플레이트(10)는 모두 전기적으로 상호 접속되며 모든 방향으로 홀소자(1)의 활성영역을 가능한한 떨어져 외장하는 연속 표면을 향해 형성한다. 표면층(8a,8b,8j와 8k), 커버플레이트(9)와 기저플레이트(10)는 모두 전기적으로 상호 계속되며, 모든 방향으로 홀소자(1)의 활성영역을 강능한한 떨어져 외장하는 연속 표면을 향해 형성한다. 표면층(8a,8b,8c,8j와 8k), 커버플레이트(9)와 기저플레이트(10)는 모두 동일한 도전형 예를들면 P-형이며, 실제적으로 N-재료로 구성하는 홀소자(1)의 활성영역(7)에 대해 모두 반대도전형이다. 그 표면층(8j와 8k)을 갖는 공기축(22j와 22k)은 제16도에 도시된다.
공기축(22a,22b,22j 또는 22k)이 적어도 부분적으로 매우 길 경우, 홀소자 (1)가 외부적인 기계적 압력을 받아 구부러지거나 심지어는 부러지는 위험이 있다. 이러한 위험을 방지하기 위해, 적어도 긴 공기축이 중간 웨브 부분에 의해 예를들어 평행 서브-축으로 분리되어야 한다. 두개의 대향 반대 위치된 공기축은 길고 중간 웨브 부분으로 분리되는데, 여기서 공기축의 길이 방향은 결선접촉부(2)의 중심 포인트를 접속하는 접속에 대해 평행하게 연장하며, 중간 웨브 부분은 접속라인에 대해 수직으로, 예를들어 4개의 거의 동일 크기인 각각의 서브축(22a,22c,22e와 22g, 그리고 22b, 22d, 22f와 22h)에 대해 동일번호로 각각 연장한다. 서브축 (22a,22b,22c,22d,22e,22f,22g와 22h)의 횡방향 내부면은 각각의 연속표면층 (8a,8b,8c,8d,8e,8f,8g 그리고 8h)으로 각각 완전히 커버된다. 제16도와 15도는 제8도와 9도에 도시한 홀소자(1)의 제3실시예에 대한 수평 및 수직 단면도이다. 이 제3실시예는 제2실시예의 개선된 고체 형태이다. 제16도는 홀소자(1)의 단면도이며, 커버플레이트(9) 바로 아래의 홀소자(1) 표면에 대해 병렬로 연장한다. 전체 중간 웨브 부분의 넓이는 기껏해야 표면층 길이의 2배인 경우, 중간 웨브 부분은 배타적으로 두개의 인접 서브축의 두 표면층을 구비하며, 공통 공기축의 전체 표면층(8a,8c,8e,8g와 8b,8d,8f,8h)은 각각 상호 전기적 접촉되어 있다. 표면층(8a 내지 8h), 커버플레이트(9), 기저플레이트(10)는, 배열이 단부공기축(22j와 22k), 표면층(8j와 8k)을 포함하는 경우, 또한 모두 상호 전기적으로 접촉된다. 이들은 적어도 두 측면의 상하 그리고 대향하여 홀소자(1)의 활성영역(7)을 가능한한 떨어져 외장하며 모두 동일한 도전형(P)이고 사실상 N--재료로 구성되는 홀소자(1)의 활성영역에 대해 반대도전형이다.
5개의 전류 및 센서 결선(C1,C'2,C"2,S1와 S2)을 가지는 제8도 내지 11도 그리고 14도 내지 16도에 도시한 홀소자(1)는 제17도에 도시한 바와같은 방법으로 외부적으로 접속된다. 측정될 자장(HN)은 홀소자(1)를 내장하는 집적회로의 표면에 대해 평행하게 작용한다. 전압(VDD; VSS)중에 하나의 극(pole)(VDD)은 전류원(23)을 거쳐 중앙전류결선부(C1)에 접속되는 반면에, 전원전압(VDD; VDS)의 다른극(VSS)은 각각의 저항(R1과 R2)을 거쳐 다른 두 전류 결선(C'2와 C"2)에 접속된다. 홀소자(1)의 전원(I)은 전류원(23)에 의해 공급되는 것으로서 홀소자내에서 두 저항(R1과 R2)중에 각 하나를 통해
Figure kpo00001
씩 즉 각각의 전류가
Figure kpo00002
로 홀소자(1)에서 발생된다.
홀소자와 전류원(23) 이외에, 제18도에 도시한 장치는 또한 제어회로(24 ; 25 ; 26 ; 27)를 내장한다. 제18도에서는 홀소자(1)가 제1도 내지 5도에 도시한 홀소자중의 하나이며 이들 홀소자가 모두 링 결선(R)외에 4개의 전류 및 센서 결선(C1,C2,S1과 S2)만을 가진다고 가정한다. 이 경우에 두개의 전류결선(C1과 C2)은 전류원(23)의 각각의 극에 접속된다. 한편으로 제18도에서 사용한 홀소자(1)는 제8도 내지 11도 또는 14도 내지 16도에 도시한 홀소자(1)중 하나이다. 이들 도면은 여전히 모두, 링접속부(R)옆에 5개의 전류 및 센서 결선(C1,C'2,C"2,S1과 S2)을 가지는 경우, 상기한 바와같이 제17도에서 도시한 바와같이 홀소자(1)의 회로가 사용된다.
두 경우에 두개의 센서 결선중 하나, 예를들어 제2센서 결선(S2)이 접지되는 반면에 다른 제1센서 결선(S2)은 홀소자(1)의 출력(S1)에 접속된다.
상기한 모든 홀소자(1)에 있어서, 홀소자(1)의 연장된 링(11)과 활성영역(7)은 장벽층(11, 7)을 형성하는데, 여기서 장벽층은 홀소자(1)의 활성영역(7)을 가능한한 완전히 멀리 외장하며, 그 길이는 링 결선(R)에 인가된 전압에 의해 제어되게 된다. 장벽층(11,7)은 고립하여 홀소자(1)의 활성영역(7)을 완전히 보호하므로써 산화실리콘 절연층이 필요없게 된다. 산화실리콘 절연층과 같은 데에서 항상 발견되는 전하 캐리어의 가변수가 따라서 여기에서는 발생하지 않게 되므로 홀소자(1)의 장기 안정에 관한 역전 효과를 가질 수가 없다. 장벽층(11 ; 7)의 보호 작용은 가능한한 모든 방향으로 홀소자(1)의 활성영역(7)을 외장하고 또한 그 길이에 의존하는 정도에 비례하여 증가한다. 가능한 방해요인 예를들어 가변가능한 온도영향에도 불구하고 깊이는 항상 일정하다. 깊이를 일정하게 하기 위해, 제18도에 도시한 바와같이, 홀소자(1)는 제어회로(24 ; 25 ; 26 ; 27)에 접속되는데, 여기서 제어소자 장벽층(11 ; 7)의 길이를 일정한 값으로 제어한다.
제18도에 있어서, 홀소자(1)의 출력(S1)은 제어회로(24 ; 25 ; 26 ; 27)에 의해 홀소자(1)의 링접속부(R)에 접속된다. 제어회로(24 ; 25 ; 26 ; 27)는 적어도 실제치 발생기(24), 기준치 발생기(25) 그리고 기준치/실제치 차분 발생기(26 ; 27)를 구비한다. 홀소자(1)의 출력(S1)은 실제치 발생기(24)에 의해 기준치/실제치 차분 발생기의 제1입력(E1)에 접속되고 기준치 발생기(25)의 출력은 발생기(26 ; 27)의 제2입력(E2)에 바로 접속된다. 기준치/실제치 차분 발생기(26 ; 27)의 출력은 홀소자(1)의 링 결선(R)에 인가된다. 가장 단순한 경우에, 실제치 발생기(24)는 절대치 발생수단, 예를들어 정류기인데 이것의 출력전압은 항상 그 입력전압의 절대치와 동일하다.
제18도에 있어서, 절대치 발생수단 그리고 또한 실제치 발생기(24)는 제어장치(28)와 반전증폭기(30)에 의해 제어된 적어도 전환 스위치(29)를 구비한다. 제18도에 있어서, 실제치 발생기(24)는 또한 재결합시킬 목적으로, 선택적으로 공급되는 전압 플로워(follower)(31)를 가진다. 실제치 발생기(24)1내에서, 그 입력은 스위치(29)의 위치에 따라, 직접 또는 전압 플로워에 의해 스위치(29)로 반전 증폭기 (30)의 입력 또는 출력에 접속된다. 반전증폭기(30)의 출력은 실제치 발생기(24)의 출력을 형성하고 따라서 기준치/실제치 차분 발생기(26 ; 27)의 제1입력(E1)에 인가된다. 실제치 발생기(24)1의 입력은 또한 직접 또는 전압 플로워(31)에 의해 제어장치(28)의 입력에 접속되는데, 제어장치의 출력은 스위치(29)의 제어입력에 인가된다. 제어장치는 예를들어 비교기만 구비하고 실제치 발생기(24)의 입력전압 극성을 검출하므로써 또한 홀소자(1)의 출력전압(VH) 극성을 검출한다. 출력전압(VH)의 극성에 의거하여, 스위치(29)는 반전증폭기(30)의 동작을 끊거나 연결시켜 준다. 환언하면, 홀소자(1)의 출력전압(VH)이 정의 값인 경우, 이 출력전압은 신호 반전없이 바로 기준치/실제치 차분 발생기(26 ; 27)의 제1입력(E1)에 통과된다. 반면에, 부의 값인 경우, 신호 반전없이 반전증폭기(30)를 통해 상기 입력(E1)으로 통과된다.
기준치 발생기(25)는 직렬 저항(R')과 JFET(32)의 소스-드레인 경로의 직렬접속부(25)를 구비한다. 여기서 공통극은 기준치 발생기(25)의 출력을 형성하므로써 기준치/실제치 차분 발생기(26 ; 27)의 제2입력(E2)에 접속된다. 저항(R')의 다른 극은 제1기준 전압(VRef,1)에 접속되고 JFET(32)의 소스-드레인 경로의 다른 극은 제3기준전압(VRef,3)에 접속된다. 기준치/실제치 차분 발생기(26 ; 27)는 적어도 하나의 차동증폭기(26)를 구비하는데, 이 증폭기는 연산증폭기(33)를 사용하여 상기한 바와같이 구성된다. 이 경우에 연산증폭기(33)의 반전 입력은 차동증폭기(26)에 대해 제1입력 저항(R3)을 통해 제1입력(E1)에, 제2입력저항(R4)을 통해 제2입력(E2)에, 귀환 저항(R5)을 통해 출력(F)에 접속된다. 출력(F)는 동시에 또한 연산증폭기 (33)의 출력이다. 연산증폭기(33)의 비반전 입력은 차동증폭기(26)의 제3입력(E3)을 거쳐서 제4 기준전압(VRef,4)에 접속된다. 따라서, 차동증폭기(26)는 예를들어 반전증폭기로서 접속된다. 그 경우에 그 다음 증폭기(27)는 예를들어 차동증폭기(26)에 의해 발생된 반전효과를 역전시키기 위해 그 출력측에서 종속으로 접속되어야 한다. 두개의 중폭기(27과 30)는 각각 예를들어-1의 이득을 가지며 또한 예를들어 상기한 바와 같이 각각의 연산증폭기를 사용하여 구성된다.
전계효과 트랜지스터(32)는 온도 감지 소자로 작용하는데 이 소자의 포화("핀치-오프") 전류는 FET 그리고 홀소자(1)의 순환 온도의 제곱에 역비례하며, 왜냐하면 이들 두개의 부품은 집적회로 내에 내장됨에 따라 아주 인접해 있다. 교대로 홀소자 그리고 에를들어 FET(32)와 같은 트랜지스터 둘다가 동일한 기술에 의해 동일한 반도체 크리스탈 내에 집적할 수 있다는 것이 중요하다는 것이 증명된다.
제어회로(24 ; 25 ; 26 ; 27)는 홀소자의 출력전압을 실제치로서 기준치 발생기(25)에 의해 공급된 기준치와 비교하므로써 장벽층(11 ; 7)의 두께를 제어하고, 이러한 방법으로 얻어진 기준치/실제치차를 증폭된 형태로 홀소자의 링 결선(R)에 인가한다. FET가 온도 감지부품이므로, 기준치는 또한 온도에 의존한다. 이 경우에, 제어회로(24 ; 25 ; 26 ; 27)가 장벽층(11 ; 7)의 두께를 홀소자(1)의 자장감도를 온도에 독립적으로 유지시키는 값으로 유지시키게 된다. 홀소자(1)가 온도에 관해 충분히 안정할 경우에, FET(32)는 필요없게 되어 배제될 수도 있다.
스위치(29)는 계전기접촉부로서 제18도에 도시된다. 그러나 그것은 실제적으로 예를들면 CMOS형인 제어가능한 반도체 스위치이다. 전기 효과 트랜지스터(32)와 같은 제어회로(24,25,26,27)에 사용된 트랜지스터는 예를들면 제6도와 7도 또는 제12도와 13도에 도시한 구조이다.
제18도에 도시한 회로는 또한 주어진 전원 전류(i)를 사용하여 홀소자(1)의 특성 VH=f(B)을 선형화하는 장점을 가지는 반면에, 홀수-쌍 그리고 짝수-쌍 비선형이 배제된다.
비선형에 대한 정의는 주어진 전원 전류(i)에 대하여 특성곡선 VH=f(B)을 나타내는 제19도로 부터 볼수 있다. 선형화된 특성곡선은 제19도에 점선으로 도시된다. 유도(B)에 대해 주어진 값(B=B1)으로, 홀 전압(VH)의 비선형 특성곡선은 작용점 (X)을 갖는데, 작용점의 세로좌표는 VH(B1)과 동일한 반면에 선형 특성곡선상의 대응하는 작용점(Y)은 세로좌표
Figure kpo00003
를 가지며 여기서 인수
Figure kpo00004
는 영점 (B=0)에서 비선형 특성 곡선 기울기 및 선형 특성곡선 기울기를 표시한다.
값(B=B1)에서 비선형(ε(B1))은 두개의 점(Y와 X)의 좌표 사이의 차로 정의된다. 환언하면 :
Figure kpo00005
비선형은 아래의 경우에 짝수-쌍 타입이다.
Figure kpo00006
비선형은 아래의 경우에 홀수-쌍 타입이다.
Figure kpo00007
제19도에 도시한 비선형은 홀수-쌍 형이다.
주어진 홀소자(1)의 비선형은 짝수-쌍이나 홀수-쌍 형으로 구성되는 것에 상관없이, 제18도에 도시한 회로에 홀소자(1)를 장착하기 전에 측정동작의 실시예를 수단에 의해 확인되어야 한다. 이하에서 설정된바, 장치의 동작모드 설명은 홀소자 (1)의 출력전압(VH)의 정의 값이 유도(B)의 정의 값에 일치하고 출력전압(VH)의 부의 값이 유도(B)의 부의 값에 일치한다는 가정에 기초를 둔다(제9도 참조).
짝수-쌍형의 홀소자의 경우에, 유도(B)에 의존하여 비선형ε(B)이 일반적으로 제20도에서 실선 특성곡선으로 도시된 바와같이 향상 정이거나 제20도에서 점선 특성곡선으로 도시된 바와같이 부의 값이다.
홀수-쌍형의 홀소자의 경우에, 유도(B)에 의거한 비선형ε(B)은 일반적으로, 제21도에 실선 특성곡선으로 도시한 바와같이, B의 정의값에 대한 정의 값 그리고 B의 부의 값에 대한 부의 값 또는 그 반대이다. 따라서, 제21도에 점선 특성곡선으로 도시한 바와같이. B의 정의 값에 대해 부의 값 그리고 B의 부의 값에 대해 정의 값이다.
홀소자(1)가 이상적으로 짝수-쌍 형인 경우에, 차동증폭기(26)의 제4입력 (E4)이 사용되지 않는다. 즉, 전압 플로워(31)의 출력과 차동증폭기(26)의 제4입력사이의 제18도 점선으로 도시한 선택접속부가 배제되고 홀소자(1)의 출력전압(VH)의 절대치만 실제치 발생기(24)1를 통해 차동증폭기(26)의 제1입력(E1)에 도달한다.
이러한 경우에, 전압 플로워(31)가 정의 이득(+1)을 가진다는 가정하에서 홀소자(1)가 제20도에 도시한 실선과 유사한 곡선을 가진다면, 증폭기(27)는 비반전 증폭기가 되어 종속 회로(24 ; 26 ; 27)가 전압 반전을 하게 해야 한다.
홀소자(1)가 이상적으로 홀수-쌍 형인 경우, 제어장치(28), 스위치(29) 그리고 반전증폭기(30)가 배제되게 된다. 즉 홀소자(1)의 출력전압(VH)의 어떠한 절대치도 형성되지 않고 출력전압(VH)이 제18도에 점으로 도시되는 선택접속부와 전압 플로워(31)를 거쳐 차동증폭기(26)의 제4입력(E4)에 인가된다. 차동증폭기(26)에 있어서, 제4입력(E4)은 제3입력저항(R6)을 거쳐 연산증폭기(33)의 반전입력에 접속된다.
이러한 경우에, 홀소자(1)가 전압 플로워(31)의 정의 이득(+1)을 가진다고 다시한번 가정하고 제21도에 실선으로 도시한 것과 유사한 특성곡선을 가진다면, 증폭기(27)는 반전증폭기여야 하는데 따라서 종속회로(31 ; 26 ; 27)는 임의의 전압반전도 발생하지 않는다. 다른 한편으로 홀소자(1)가 제21도에 점선으로 도시한 것과 유사한 특성곡선을 가지는 경우, 동일 조건하에 증폭기(27)는 비반전증폭기이므로 종단회로(31 ; 26 ; 27)가 전압반전을 발생하게 된다.
제20도와 제21도에 도시한 특성곡선은 이상적인 곡선이다. 사실상, 이러한 곡선은 ε(B)-축에 관해 또는 영점에 대해 꼭 대칭적으로 배열되지는 않는다. 즉, 사실상 짝수-쌍 및 홀수-쌍 혼합이 일반적으로 항상 있게 된다. 그러한 경우에 홀소자(1)의 출력전압(VH)은 실제치 발생기(24)1를 거쳐 제1입력(E1)에 그리고 전압 플로워(31)를 거쳐 제4입력(E4)에 인가되어야 한다. 짝수-쌍 그리고 홀수-쌍 비선형인 경우에 있어서 비대칭성은 그 크기가 같을 필요가 없으며 입력 저항(R3와 R6)에 관해 상이한 값을 선택하므로써 불균형도에 따라 수정될 수 있다. 차동증폭기(26)의 제1 및 제4입력(E1과 E4)은 따라서 두개의 실제치 입력중에 각각의 값을 형성한다. 홀소자(1)의출력전압(VH)은 항상 실제신호로 발생하는 반면에, 그 출력전압의 절대치는 항상 차동증폭기(26)의 제1입력(E1)에서 발생한다. 차동증폭기(26)의 두입력 (E1과 E4)에서 두 전압의 합은 이 경우에 제어회로(24 ; 25 ; 26 ; 27)의 실제치를 형성한다.
요약하면, 제18도에 도시한 회로의 동작모드가 아래와 같이 설명된다.
기준 전압(VRef,1, VRef,2, VRef,3그리고 VRef,4)은 증폭기(27)가 반전하는 경우에 증폭기(27)의 입력에서 정의기준치가 발생하고, 역으로 증폭기(27)가 비반전하는 경우에 부의 기준치를 발생하도록 선택되므로써 이 두 경우에 부의 기본 전압이 홀소자(1)의 제어입력(M)에서 기준치로서 발생하게 된다. 홀소자(1)에 의해 측정되는 자장이 예를들어 사인파 교체자장인 경우, 홀소자(1)의 출력전압(VH)은 사인파 교류전압이다. 이상적인 홀수-쌍 비선형성을 갖는 홀소자(1)의 경우에, 사인파 교류전압(VH)은 차동증폭기(26)의 제4입력에 실제값의 변화없이 인가된 다음에, 증폭기(27)의 정의 또는 부의 이득에 의존하여, 반전 또는 반전하지 않고 일정한 기준치에 첨가되는데, 방법으로는 홀소자(1)의 제어입력(M)에서 부의 전압이 정확한 방향에서 다소 부의 값이 되도록 하는 방법이며, 여기서 제어입력(M)에서 전체 전압은 어떠한 경우에도 부의 값으로 유지시켜야 한다.
이상적인 짝수-쌍 비선형성 홀소자의 경우에 있어서, 이 경우 홀소자(1)의 출력전압(VH)의 부의 반파(half-waves)가 스위치(29)와 반전증폭기(30)에 의해 정류되고 그러한 방법으로 정류되는 출력잔압(VH)이 차동증폭기(26)의 제1입력(E1)에 실제값으로 인가되는 것을 제외하고는 동일한 것이 발생한다. 반전증폭기(30)의 이득이 -1과 동일한 경우에, 정류된 부의 반파는 정의 반파와 동일한 크기이나, 다른 경우에는 상이한 크기이다. 비대칭비선형성을 갖는 홀소자(1)의 경우에, 즉, 짝수-쌍과 홀수-쌍 비선형성이 결합할때, 실제치는 또한 상기한 두개의 실제치를 결함한 것이어야 한다. 즉, 불변한 출력전압(VH)은 입력(E4)에 인가되어야 하며 동시에 정류된 출력전압(VH)은 입력(E1)에 인가되어야 한다. 그러한 경우에 웨이트된 출력전압(VH)과 웨이트되고 정류된 출력전압(VH)은 웨이트 인수를 각각 형성하는 입력저항 (R6와 R3)를 사용하여 전체 실제치로서 유효하다.
주어진 자장을 사용하므로써 홀소자(1)에 대한 감도 및 출력전압(VH)은 장벽층에 대해 거의 역비례하므로, 홀소자의 제어입력(M)에서의 전압이 제어공정에 의해 정확한 방향으로 변화되는 경우에, 한편으로는 장벽층 두께가 제어입력(M)에서의 전압에 비례하고 출력전압(VH)의 비선형성이 수정된다.

Claims (8)

  1. 집적회로에 집적 가능한 홀소자를 구비하여 홀소자의 표면부에 본질적으로 배열되는 2개의 센서 결선 접촉부 및 적어도 2개의 전류 결선 접촉부와, 홀소자의 결선 접속부와 활성영역의 도전형과 반대의 도전형의 재료로 구성되며 링 결선을 갖는 링에 의해 적어도 횡으로 외장되는 활성영역을 갖는 장치에 있어서, 홀소자가 반도체 재료의 내부에 매몰되며, 링이 커버플레이트와 기저플레이트에 의해 연장되어서 연장된 링이 모든 방향으로 홀소자의 활성영역을 외장하며, 홀소자의 센서 및 전류결선 접촉부가 홀소자의 활성영역과 전기적으로 접촉하게 하기 위하여 커버플레이트 또는 기저플레이트를 통과함과 링, 커버플레이트 및 기저풀레이트가 동일한 도전형의 재료로 구성되며 모두가 상호간에 전기적으로 접촉되어 있음을 특징으로 하는 집적회로에 집적가능한 홀소자를 구비한 장치.
  2. 제1항에 있어서, 확정된 링이 일체로 되어 있으며 따라서, 링, 커버플레이트 및 기저플레이트와 동일 재료로 이루어져 있음을 특징으로 하는 장치.
  3. 제1항에 있어서, 링이 알루미늄으로 강하게 도우핑된 재료로 구성됨을 특징으로 하는 장치.
  4. 제3항에 있어서, 모든 센서 및 전류 결선 접촉부가 동일한 수로 존재하며, 각각 복수로 존재하는 접촉부들에 있어서, 전류 및 센서 결선 접촉부들은 모두 각각의 전기결선에 의해 외부적으로 접속되며, 링은 링을 병렬 서브-링으로 분할하는 중간 웨브부를 가지며, 여기서 각 중간 웨브부가 2개의 인전한 서브-링에 공통하여 각 서브링이 상이한 전류 및 센서 결선 접촉부의 연합된 완전한 그룹으로써 활성영역을 횡으로 외장하는 식으로 링을 서브링으로 분할함을 특징으로 하는 장치.
  5. 제1항에 있어서, 링이 산화 실리콘 또는 다결정 실리콘의 환상 캐리어에 인가된 표면층을 구성함과, 기저플레이트가 기판과 기판상에 성장된 층 사이에 있는 접촉영역에 배치된 매몰층임을 특징으로 하는 장치.
  6. 제1항에 있어서, 링이 직사각형이고 적어도 1개의 표면층에서 각각 형성된 단지 2개의 일직선으로 반대측에 배치된 측부들로 이루어지며, 상기 표면층을 각각의 공기축의 내부의 주변 표면을 완전히 연속적으로 덮고 있으며, 공기축이 홀소자가 만들어지는 기판을 통해 상부 표면에서 기저 표면까지 완전히 그리고 연속적으로 연장됨을 특징으로 하는 장치.
  7. 제1항에 있어서, 링이 직사각형이며, 일직선적으로 반대측에 쌍으로 배치되고 각 공기축의 내부의 주변 표면을 완전히 그리고 연속적으로 덮고 있는 적어도 4개의 표면층으로 구성됨과, 공기축이 홀소자가 만들어지는 기판을 통해서 상부 표면에서 기저 표면까지 완전히 연속적으로 연장됨과, 모든 표면층에 상호간에 전기적으로 접촉되어 있음을 특징으로 하는 장치.
  8. 제6항 또는 제7항에 있어서, 적어도 2개의 일직선적으로 반대측에 배치된 공기축이 중간의 웨브부에 의해 서브-축들로 분할되며, 그 내부의 주변 표면이 각각의 연속 표면층으로 완전히 덮혀 있음과, 모든 중간의 웨브부가 2개의 인접한 서브-축의 2개의 표면층으로 배타적으로 구성되어 모든 표면층들이 상호간에 전기적으로 접촉되어 있음을 특징으로 하는 장치.
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