KR930018854A - 전류분배기 및 복수의 전류분배기를 포함하는 집적 회로 - Google Patents

전류분배기 및 복수의 전류분배기를 포함하는 집적 회로 Download PDF

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KR930018854A
KR930018854A KR1019930001782A KR930001782A KR930018854A KR 930018854 A KR930018854 A KR 930018854A KR 1019930001782 A KR1019930001782 A KR 1019930001782A KR 930001782 A KR930001782 A KR 930001782A KR 930018854 A KR930018854 A KR 930018854A
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불트 클라스
요한네스 게르트루디스 마리아 게엘렌 고데프리두스
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프레데릭 얀 스미트
엔.브이.필립스 글로아이람펜파브리켄
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Abstract

제1 신호 전류(Ii10)를 제2 및 제3 신호 전류(Io11,IO12)로 선형으로 분배하는 전류 분배기는 제1 신호 전류(Ii10)가 통과하는 제1 단자(I10)와 제2신호전류(I°11)가 통과하고 제1 전위를 수신하는 제2 단자(O11)와, 제3 신호전류(IO12)가 통과하고 제2 전위를 수신하는 제3 단자(O12)와, 제어 전극 및 주 전류 경로를 갖는 제1 MOS 트랜지스터(M1)와, 제어 전극 및 주 전류 경로를 갖는 제2 MOS 트랜지스터(M2)를 구비하며, 제1 및 제2 MOS 트랜지스터(M1,M2)의 제어 전극은 제1 기준 전압(Rv10)을 수신하는 제1 기준 단자(R10)에 결합되어, 전류 분배기의 제1 활성상태 동안 제1 및 제2 MOS 트랜지스터(M1,M2)의 상태로 도통으로 하고, 제1 MOS 트랜지스터(M1)의 주 전류 경로는 제1 단자(I10)와 제2 단자(O11)간에 결합되며, 제2MOS 트랜지스터(M2)의 주 전류 경로는 제1 단자(I10)와 제3 단자(O12)간에 결합되어진다. 상기 전류 분배기는 전류 분배를 행하여 사용된 MOS 트랜지스터의 크기는 전류 분배기에서 행해진 신호 전류의 비를 나타낸다.

Description

전류분배기 및 복수의 전류분배기를 포하마는 직접 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명을 따르는 전류 분배기의 제1 실시예를 도시한 도.
제2도는 본 발명을 따르는 전류 분배기의 제2 실시예를 도시한 도.
제3도는 본 발명을 따르는 전류 분배기의 제3 실시예를 도시한 도.
제4도는 본 발명을 따르는 전류 분배기의 제4 실시예를 도시한 도.

Claims (33)

  1. 제1 신호 전류(Ii10)를 제2 및 제3 신호 전류(IO11,IO12)로 분배하기 위하여, 제1 신호 전류(I,10)가 통과하여 제1 단자(I10)와, 제2 신호 전류(IO11)가 통과하여 제1 전위를 수신하는 제2 단자(O11)와, 제3 신호 전류(IO12)가 통과하는 제2 전위를 수신하는 제3 단자(O12)와, 제1 단자(I10)와 제2단자(O11)간에 결합된 적어도 하나의 제1 소자와, 제1 단자(I10)와 제3 단자(O12)간에 결합된 적어도 하나의 제2 소자를 구비하는 전류 분배기에 있어서, 상기 제1 소자는 제어 전극 및 주 전류 경로를 갖는 제1 MOS 트랜지스터(M1)로 실시되며, 상기 제2소자는 제어 전극 및 주 전류 경로를 갖는 제2MOS 트랜지스터(M2)로 실시되며, 상기 제1및 제2 MOS 트랜지스터(M1,M2)의 제어 전극은, 상기 전류 분배기의 제1 활성 상태 동안 제1 기준 전압(Rv10)을 수신하는 제1 기준 단자(R10)에 결합되어 상기 제1 및 제2 MOS 트랜지스터(M1,M2)의 상태로 도통으로 하고, 제1 MOS 트랜지스터(M1)의 주 전류 경로는 제1 단자(I10)와 제2 단자(O11)간에 결합되며, 제2 MOS 트랜지스터(M2)의 주 전류 경로는 제1 단자(I10)와 제3 단자(O12)간에 결합되어지도록 한 것을 특징으로 하는 전류 분배기.
  2. 제1항에 있어서, 각기 제어 전극 및 주 전류 경로를 갖는 하나 또는 그 이상의 다른 MOS 트랜지스터(M1s1,M1sj,M1ss)를 또한 구비하여, 상기 제어 전극은 제1 기준 전압(Rv10)을 수신하는 제1 기준 단자(R10)에 결합되어 전류 분배기의 제1 활성 상태 동안 상기 하나 또는 그 이상의 다른 MOS 트랜지스터(M1s1,M1sj,M1ss)의 상태를 도통으로 만들며, 상기 주 전류 경로는 상기 제1 MOS 트랜지스터(M1)의 주 전류 경로와 제2 다자(O11)간에 직렬 결합되어지도록 한 것을 특징으로 하는 전류 분배기.
  3. 제1 또는 제2항에 있어서, 각기 제어 전극 및 주 전류 경로를 갖는 하나 또는 그 이상의 다른 MOS 트랜지스터(M1P1,M1pj,M1pp)를 구비하며, 상기 제어 전극은 제1 기준 전압(Rv10)을 수신하는 제1 기준 단자(R10)에 결합되어 전류 분배기의 제1 활성 상태 동안 상기 하나 또는 그 이상의 다른 MOS 트랜지스터의 상태를 도통으로 만들며, 상기 주 전류 경로는 상기 제1 MOS 트랜지스터(M1)의 적어도 주 전류 경로와 제3 단자(O12)간에 직렬 결합되어지도록 한 것을 특징으로 하는 전류 분배기.
  4. 제1,2 또는 3항에 있어서, 각기 제어 전극 및 주 전류 경로를 갖는 하나 또는 그 이상의 다른 MOS 트랜지스터(M2s1,M2sj.M2ss)를 구비하며, 이 제어 전극은 제1 기준 전압(Rv10)을 수신하는 제1 기준 단자(R10)에 결합되어 전류 분배기의 제1 활성 상태 동안 상기 하나 또는 그 이상의 다른 MOS 트랜지스터의 상태를 도통으로 만들며, 상기 주 전류 경로는 제2 MOS 트랜지스터(M2)의 주 전류 경로와 제3 단자(O12)간에 직렬 결합되어지도록 한 것을 특징으로 하는 전류 분배기.
  5. 제1,2,3 또는4항에 있어서, 각기 제어 전극 및 주 전류 경로를 갖는 하나 또는 그 이상의 다른 MOS 트랜지스터(M2P1,M2pj,M2pp)를 구비하며, 이 제어 전극은 제1 기준 전압(Rv10)을 수신하는 제1 기준 단자(R10)에 결합되어 전류 분배기의 제1 활성 상태 동안 상기 하나 또는 그 이상의 다른 MOS 트랜지스터(M2P1,M2pj,M2pp)의 상태를 도통으로 하며, 상기 주 전류 경로는 최소한 제2 MOS 트랜지스터(M2)의 주 전류 경로와 병렬로 결합되어지도록 한 것을 특징으로 하는 전류 분배기.
  6. 제1,2,3,4, 또는 5항에 있어서, 제4 신호 전류(Ii11)가 통과하는 제4 단자(I11)와, 반전기 회로(IC1)와, 제어 전극 및 주 전류 경로를 갖는 적어도 하나의 다른 MOS 트랜지스터(M1s0)를 또한 구비하며, 상기 제어 전극은 반전기 회로(IC1)에 의해 제1 기준 단자(R10)에 결합되어 전류 분배기의 제1 활성상태 동안 적어도 하나의 다른 MOS 트랜지스터(M1sO)의 상태를 차단으로 하고, 전류 분배기의 제1 활성상태 동안 적어도 하나의 다른 MOS 트랜지스터(M1sO)의 상태를 도통으로 하고, 제4 단자(I11)는 제1 MOS 트랜지스터(M1)의 주 전류 경로와 상기 적어도 하나의 다른 MOS 트랜지스터(M1sO)의 주 전류 경로간의 한 지점에 결합되어지도록 한 것을 특징으로 하는 전류 분배기.
  7. 제1,2,3,4, 또는 5항에 있어서 제4 신호 전류(Ii12)가 통과하는 제4 단자(I12)와, 반전기 회로(IC2)와, 제어 전극 및 주 전류 경로를 갖는 적어도 하나의 다른 MOS 트랜지스터(M2s0)를 또한 구비하며, 상기 제어 전극은 반전기 회로(IC2)에 의해 제1 기준 단자(R10)에 결합되어 전류 분배기의 제1 활성 상태동안 적어도 하나의 다른 MOS 트랜지스터(M2sO)의 상태를 차단으로 하고, 전류 분배기의 비활성상태 동안 상기 적어도 하나의 다른 MOS 트랜지스터(M2sO)의 상태를 도통으로 하고, 제4 단자(I12)는 제2 MOS 트랜지스터(M2)의 두 전류 경로와 상기 적어도 하나의 다른 MOS 트랜지스터(M2sO)의 주 전류 경로간의 한 지점에 결합되어지도록 한 것을 특징으로 하는 전류 분배기.
  8. 제1,2,3,4, 또는 5항에 있어서, 제4 신호 전류(Ii11)가 통과하는 제4 단자(I11)와, 반전기 회로(IC1)와, 제어 전극 및 주 전류 경로를 갖는 적어도 하나의 다른 MOS 트랜지스터(M1p0)를 또한 구비하며, 상기 제어 전극은 반전기 회로(IC1)에 의해 제1 MOS 트랜지스터(M1)의 제어 전극에 결합되고, 제1 MOS 트랜지스터(M1)의 제어 전극은 제2 기준단자(R11)에 결합되어 제1 기준 전압에서 추출된 제2 기준 전압(Rv11)을 수신하는 제2 기준 단자(R11)에 결합되어 전류 분배기의 제1 활성 상태 동안 상기 적어도 하나의 다른 MOS 트랜지스터(M1p0)의 상태를 차단으로 하고, 전류 분배기의 제2 활성 상태 동안 상기 적어도 하나의 다른 MOS 트랜지스터(M1p0)의 상태를 도통으로 하고, 상기 주 전류 경로는 제1 단자(I10)와 제4 단자(I11)간에 결합되어지도록 한 것을 특징으로 하는 전류 분배기.
  9. 제1,2,3,4, 또는 5항에 있어서, 제4 신호 전류(Ii12)가 통과하는 제4 단자(I12)와, 반전기 회로(IC2)와, 제어 전극 및 주 전류 경로를 갖는 적어도 하나의 다른 MOS 트랜지스터(M2p0)를 또한 구비하며, 상기 제어 전극은 반전기 회로(IC2)에 의해 제2 MOS 트랜지스터(M2)의 제어 전극에 결합되고, 제2 MOS 트랜지스터(M2)의 제어 전극은 제1 기준단자에 결합되어 제1 기준 전압에서 추출된 제2 기준 전압(Rv12)을 수신하는 제2 기준 단자(R12)에 결합되어, 전류 분배기의 제1 활성 상태 동안 상기 적어도 하나의 다른 MOS 트랜지스터(M2p0)의 상태를 차단으로 하고, 전류 분배기의 제2 활성 상태 동안 상기 적어도 하나의 다른 MOS 트랜지스터(M2p0)의 상태를 도통으로 하고, 상기 주 전류 경로는 제1 단자(I10)와 제4 단자(I12)간에 결합되어지도록 한 것을 특징으로 하는 전류 분배기.
  10. 제1,2,3,4, 또는 5항에 따른 다수의 전류 분배기를 구비하는 집적 회로에 있어서, 입력전류(Ii)를 수신하는 입력단자(Ⅱ)와, 제1출력 전류(I°)를 공급하는 제1 출력 단자(OI)를 또한 구비하며, 집적 회로의 입력 단자(II)는 제1 전류 분배기(CDI)의 제1 단자(I10)에 결합되며, 제1 전류 분배기(CDI)의 제3 단자(O12)은 최종 전류 분배기(CDs)의 제1 단자(Is0)에 결합되며, 최종 전류 분배기(CDs)의 제3 단자(OS2)는 집적 회로의 제1 출력 단자(OI)에 결합되어지도록 한 것을 특징으로 하는 집적 회로.
  11. 제10항에 있어서, 제2 출력 전류를 공급하는 제2 출력단자(OOI)를 또한 구비하며, 각각의 전류 분배기(CD1,CDj,CDs)의 제2 단자(O11,Oj1,Os1)는 집적 회로의 제2 출력단자(OO1)에 결합되어지도록 한 것을 특징으로 하는 집적 회로.
  12. 제10항 또는 11항에 있어서, 다른 전류 분배기(CDj)를 또한 구비하며, 제1 전류 분배기(CD1)의 제3 단자(O12)는 다른 전류 분배기(CDj)의 제1 단자(IjO)에 결합되며 다른 전류 분배기(CDj)의 제3 단자(Oj2)는 최종 전류 분재기(CDs)의 제1 단자에 결합되어지도록 한 것을 특징으로 하는 집적 회로.
  13. 제12항에 있어서, 제1 전류 분배기(CD1)의 제3 단자(Oj2)와 최종 전류 분배기(CDs)의 제1 단자(Is0)간에 직렬로 결합되어 있는 또다른 다수의 전류 분배기를 또한 구비하는 것을 특징으로 하는 집적 회로.
  14. 제10,11,12, 또는 13항에 있어서, 제어 회로(CC)를 또한 구비하며, 각각의 전류 분배기(CD1,CDj,CDs)의 제1 기준 단자(R10,RjO,Rs0)는 제어 회로(CC)에 결합되어지도록 한 것을 특징으로 하는 집적 회로.
  15. 제6 또는 7항에 따른 다수의 전류 분배기를 구비한 집적 회로에 있어서, 입력 전류(Ii)를 수신하기 위한 입력 단자(II)와, 제1 출력 전류(Io)를 공급하기 위한 제1 출력 단자(OI)를 또한 구비하며, 집적 회로의 입력 단자(II)는 제1 잔류 분배기(CD1)의 제4 단자(I11)에 결합되며, 제1 전류 분배기(CD1)의 제1단자(I1O)는 최종 전류분배기(CDS)의 제4단자 (IS1)에 결합되며 최종 전류 분배기(CDs)의 제1 단자(Is0)는 직접 회로의 제1 출력단자(OI)에 결합되어지도록 한 것을 특징으로 하는 집적 회로.
  16. 제15항에 있어서, 제2 출력 전류를 공급하는 제2 출력 단자(OO1)를 또한 구비하며, 각각의 전류 분배기(CD1,CDj,CDs)의 제2 단자(O11,Oj1,Os1)는 집적 회로의 제2 출력 단자(OO1)에 결합되어지도록 한 것을 특징으로 하는 집적 회로.
  17. 제16항에 있어서, 제3 출력 전류를 공급하는 제3 출력 단자(OO2)를 또한 구비하며, 각각의 전류 분배기(CD1,CDj,CDs)의 제3 단자(O12,Oj2,Os2)는 집적 회로의 제3 출력 단자(OO2)에 결합되어지도록 한 것을 특징으로 하는 집적 회로.
  18. 제15, 16 또는 17항에 있어서, 다른 전류 분배기(CDj)를 또한 구비하며, 제1 전류 분배기(CD1)의 제1 단자(I10)는 다른 전류 분배기(CDj)의 제4 단자(Ij1)에 결합되며, 다른 전류 분배기(CDj)의 제1 단자(IjO)는 최종 전류 분배기(CDs)의 제4 단자(Is1)에 결합되어지도록 한 것을 특징으로 하는 집적 회로.
  19. 제18항에 있어서, 제1 전류 분배기(CD1)의 제1 단자(I10)와 최종 전류 분배기(CDs)의 제4 단자(Is1)간에 직렬로 결합되어 있는 또다른 다수의 전류 분배기를 또한 구비하는 것을 특징으로 하는 집적 회로.
  20. 제15,16,17,18 또는 19항에 있어서, 제어 회로(CC)를 또한 구비하며, 각 전류 분배기(CD1,CDj,CDs)의 제1 기준 단자(R11,Rj1,Rs1)는 제어 회로(CC)에 결합되어지도록 한 것을 특징으로 하는 집적 회로.
  21. 제6 또는 7항에 따른 다수의 전류 분배기를 구비하는 집적 회로에 있어서, 입력 전류(Ii)를 수신하는 입력 단자(II)와, 제1 출력 전류(Io)를 공급하는 제1 출력 단자(OI)를 또한 구비하며, 집적 회로의 입력 단자(II)는 제1 전류 분배율을 갖는 제1 직렬 장치의 전류 분배기(CD1,CDm)중 제1 전류 분배기(CD1)의 제4 단자(I11)에 결합되며, 제1 직렬 장치의 전류 분배기CD1,CDm)중 제1 전류 분배기(CD1)의 제1 단자(I10)는 제1 직렬 장치의 전류 분배기(CD1,CDm)의 최종 전류 분배기(CDm)의 제4 단자(Im1)에 결합되며, 제1 직렬 장치의 각 전류 분재기(CD1,CDm)의 제2 단자(O11,Om1)는 제2 전류 분배율을 갖는 제2 직렬 장치의 전류 분배기(CDn,CDz)중 제1 전류 분배기(CDn)의 제4단자(In1)에 결합되며, 제2직렬 장치의 전류 분배기(CDn, CDz)의 제1 단자(ZnO)는 제2 직류 장치의 전류 분배기(CDn, CDz)중 최종 전류분배기(CDz)의 제4 단자(Iz1)에 결합되며, 제2 직렬장치의 각 전류 분배기(CDn, CDz)의 제2 단자(On1, Oz1)는 집적 회로의 제1 출력 단자에 결합되어지도록 한 것을 특징으로 하는 집적 회로.
  22. 제21항에 있어서, 제2 출력 전류를 공급하는 제2 출력 단자(OO2)를 또한 구비하며, 각 전류 분배기(CD1,CDm,CDn,CDz)의 제3 단자(Ol2,Om2,On2,Oz2)는 직접 회로의 제2 출력 단자(OO2)에 결합되며, 제1 직렬 장치의 전류 분배기(CD1,CDm)의 최종 전류 분배기(CDm)는 제2 직렬 장치의 전류 분배기(CDn,CDz)의 제1 전류 분배기(CDn)의 제4 단자(IN1)에 결합되며, 제2 직렬 장치의 전류 분배기(CDn,CDz)의 최종전류 분배기(CDz)의 제1 단자(IzO)는 직접 회로의 제1 출력 단자(Ol)에 결합되어지도록 한 것을 특징으로 하는 직접 회로.
  23. 제21항 또는 22항에 있어서, 다른 전류 분배기를 또한 구비하며, 제1 전류 분배기(CD1,CDn)의 제1 단자(l10,ln0)는 다른 전류 분배기의 제4 단자에 결합되며, 다른 전류 분배기의 제1 단자는 최종 전류 분배기(CDn,CDz)의 제4 단자(lm1,lz1)에 결합되어지도록 한 것을 특징으로 하는 집적 회로.
  24. 제23항에 있어서, 제1 전류 분배기(CD1,CDn)의 제1 단자(l10,lnO)와 최종 전류 분배기(CDs,CDz)의 제4 단자(lm1,lz1)간에 직렬로 결합되어 있는 또다른 다수의 전류 분배기를 또한 구비하는 것을 특징으로 하는 집적 회로.
  25. 제21,22,23 또한 24항에 있어서, 제어 회로(CC)를 또한 구비하며, 각각의 전류 분배기(CD1,CDm,CDn,CDz)의 제1 기준 단자(Rl0,Rm0,Rn0,Rz0)는 제어 회로(CC)에 결합되어지도록 한 것을 특징으로 하는 집적 회로.
  26. 제8 또는 제9항에 따른 다수의 전류 분배기를 구비한 집적 회로에 있어서, 입력 전류(Ii)를 수신하기 위한 입력 단자(II)와, 제1 출력 전류(Io)를 공급하기 위한 제1 출력 단자(Ol)를 또한 구비하며, 집적 회로의 입력 단자(II)는 제1 잔류 분배기(CD1)의 제1 단자(I10)에 결합되며, 제1 전류분배기(CD1)의 제3 단자(I12)는 최종 전류 분배기(CDs)의 제1 단자(I10)에 결합되며, 최종 전류 분배기(CDs)의 제2 단자는 직접 회로의 제1 출력 단자(OI)에 결합되어지도록 한 것을 특징으로 하는 직접 회로.
  27. 제26항에 있어서, 제2 출력 전류를 공급하는 제2 출력 단자(OO1)를 또한 구비하며, 각각의 전류 분배기(CD1,CDj,CDs)의 제2 단자(O11,Oj1,Os1)는 집접 회로의 제2 출력 단자(OO1)에 결합되어지도록 한 것을 특징으로 하는 직접 회로.
  28. 제27항에 있어서, 제3 출력 전류를 공급하는 제2 출력 단자(OO2)를 또한 구비하며, 각각의 전류 분배기(CD1,CDj,CDs)의 제4 단자(I11,Ij1,Is1)는 직접 회로의 제3 출력 단자(OO2)에 결합되어지도록 한 것을 특징으로 하는 직접 회로.
  29. 제26,27 또는 28항에 있어서, 다른 전류 분배기(CDj)를 또한 구비하며, 제1 전류 분배기(CD1)의 제3 단자(O12)는 다른 전류 분배기(CDj)의 제1 단자(Ij0)에 결합되며, 다른 전류 분배기(CDj)의 제3 단자(Oj2)는 최종 전류 분배기(CDs)의 제4 단자(IsO)에 결합되어지도록 한 것을 특징으로 하는 직접 회로.
  30. 제29항에 있어서, 제1 전류 분배기(CD1)의 제3 단자(O12)와 최종 전류 분배기(CDs)의 제1 단자(IsO)간에 직렬로 결합되어 있는 또다른 다수의 전류 분배기를 또한 구비하는 것을 특징으로 하는 집적 회로.
  31. 제26,27,28,29항에 있어서, 제어 회로(CC)를 또한 구비하며, 각 전류 분배기(CD1,CDi,CDs)의 제1 및 제2 기준 단자(Rl1,Rl2,Rj2,Rs1,Rs2)는 제어 회로(CC)에 결합되어지도록 한 것을 특징으로 하는 집적 회로.
  32. 제10 내지 31항중 어느 한 항에 있어서, 입력 전압을 수신하는 다른 입력 단자(IV)와, 출력 전압을 공급하는 다른 출력 단자(OV)와, 전압 대 전류 변화기와, 전류 대 전압 변화기를 또한 구비하며, 전압-전류 변화기는 집적 회로의 다른 입력 단자(IV)와 검색 회로의 입력 단자(II)간에 결합되며, 전류-대 전압 변화기는 집적 회로의 제1 출력 단자(Io)와 직접 회로의 다른 출력 단자(OV)간에 결합되어지도록 한 것을 특징으로 하는 집적 회로.
  33. 제32항에 있어서, 기준 전압을 수신하는 기준 단자(RR1)와, 다른 기준 전압을 수신하는 다른 기준 단자(RR2)를 또한 구비하며, 전압 대 전류 변화기는 저항 소자(Rvi)와, 제어 전극 및 주 전류 경로를 갖는 적어도 하나의 MOS 트랜지스터(Mvi1, Mvi2)와, 반전이 입력, 비반전 입력 및 한 출력을 갖는 연산증폭기(Avi)를 또한 구비하며, 상기 반전 입력은 저항 소자(Rvi)에 의해 집적 회로의 다른 입력 단자(VI)에 결합되며, 상기 비반전 입력은 제1 기준 단자(RR1)에 결합되며, 상기 출력은 적어도 하나의 MOS 트랜지스터(Mvi1,Mvi2)의 주 전류 경로에 의해 반전 입력 및 제1 전류 분배기(CD1)의 단자(I11,I10)에 결합되며, 적어도 하나의 MOS 트랜지스터(Mvi1,Mvi2)의 제어 전극은 집적 회로의 제2 기준 단자(RR2)에 결합되어지도록 한 것을 특징으로 하는 집적 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019930001782A 1992-02-11 1993-02-10 전류분배기 및 복수의 전류분배기를 포함하는 집적회로 KR100291611B1 (ko)

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EP92200381 1992-02-11
EP92200381.9 1992-02-11

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