KR930010427B1

KR930010427B1 - 다중로 왜곡 보정장치

Info

Publication number: KR930010427B1
Application number: KR1019890701840A
Authority: KR
Inventors: 챠오 치홍; 리챠드 캠벨 3세 에드워드; 가턴 루이스 헨리
Original assignee: 알 씨 에이 라이센싱 코포레이션; 피터 엠.엠마뉴엘
Priority date: 1988-02-08
Filing date: 1989-02-06
Publication date: 1993-10-23
Also published as: EP0441778B1; DE68916034D1; JP3051984B2; JPH03503347A; US4864403A; ATE107103T1; EP0441778A1; WO1989007376A1; DE68916034T2; KR900701117A

Abstract

내용 없음.

Description

[발명의 명칭]

다중로 왜곡 보정장치

[도면의 간단한 설명]

상술한 제1도는 본 발명이 실시하는 상황을 설명하는데 유용한 직접 신호에 관하여 임의의 고스트 신호의 파형도.

제2도는 본 발명의 실시예를 포함하는 텔레비젼 수상기에 대한 신호 처리부의 블록선도.

제3도 및 제4도는 제2도에 도시된 회로의 동작을 설명하는데 유용한 신호를 나타내는 진폭대 시간의 파형도.

제5도는 제2도에 도시된 마이크로프로세서의 동작을 설명하는데 유용한 플로우챠트도.

제6도는 제2도에 도시된 회로에 사용하기에 적합한 디고스팅(deghosting) 필터에 대한 블록선도.

제7도는 제6도에 도시된 디고스팅 필터에 사용하기에 적합한 복소 승산기에 대한 블록선도.

제8도는 본 발명의 대안 실시예를 설명하는 제6도에 도시된 디고스팅 필터의 일부분에 대한 블록선도.

제9도는 재8도에 도시된 본 발명의 대안 실시예에 사용하기에 적합한 보간(interpolater) 회로에 대한 블록선도.

제10도는 제9도에 도시된 ROM의 프로그래밍을 설명하는 값의 표.

[ 발명의 상세한 설명]

본 발명은 고스트가 없는(ghost-free) 입력 신호에 응답하여, 고스트 신호를 발생시키는 채널 모델을 먼저 발생하고, 그 다음, 상기 모델에 입각하여, 고스트 신호로부터의 고스트 신호 성분을 실제적으로 제거하도록 고스트가 소거 필터를 발생시키는 텔레비젼 고스트 소거 장치에 관한 것이다.

텔레비젼 수신 상태는 오랫동안 다중로 왜곡(multipath distortion), 즉 바람직하지 않은 다중 신호의 수신 상태 때문에 골칫거리로 되어 왔다. 빌딩 및 다른 커다란 물체에서 반사되거나 조잡하게 단말 처리된 케이블 회로망의 결과로서 일어난 이들의 바람직하지 않은 신호는 직접 텔레비젼 신호의 지연된 변형으로써 나타나고, 일반적으로 재생 영상의 고스트 신호라고 불려져 왔다.

고스트 신호는 직접 신호와 고스트 신호간의 신호 통로 길이의 관계 함수로서 직접 신호로부터 지연된다. 한쪽 수신기 위치에서 다른쪽 수신기 위치까지의 상기 관계의 무질서도(randommess)는 고스트 반송파 신호의 위상이 직접 신호의 위상에 어떠한 관계를 갖는다는 것을 가리킨다. 직접 신호로부터 고스트 신호를 완전히 제거하기 위하여, 고스트 신호의 크기, 지연 및 방송파 위상을 직접 텔레비젼 신호의 것과 관련하여 고려하는 것이 필요하다.

고스트 신호의 상대 위상의 중요성을 이해하기 위하여, 텔레비젼 신호 자체에 대하여 보다 많이 아는 것이 유용하다. NTSC 표준 방식하에서, 텔레비젼 신호는 잔류측파대 방식으로 전송된다. 기저대 신호(0 내지 1.25㎒)의 비교적 저주파수 성분은 양측파대 변조(DSM)되는 반면에, 고주파수 성분 (1.25 내지 4.75㎒)은 단측파대 변조(SSM)된다. 신호의 DSM 부분의 2측파대의 직각 성분은 공동으로 소거되어, DSM 비디오 신호의 직각 성분은 거의 0이다. 그러나, 신호의 SSM 부분의 직각 성분은 0가 아니고, 고스트 신호로서, 변조된 비디오 신호의 동위상 부분을 간섭한다.

분석적으로, 변조된 비디오 신호 V(t)의 동위상 및 직각 성분은 식(1)에 의해 정의된 복소 기저대역 등식에 의해 표시된다. 즉,

여기서 j는 -1의 평방근에 상응하는 복소량이며, V_I(t) 및 V_Q(t)는 기저대역 신호이며, 이는 제각기 동위상 및 화상 반송 신호에 관련된 직각 위상인 발진 신호를 사용하여, 신호 V(t)가 예를 들어 중간 주파수(IF) 신호로부터 동기적으로 복조되었을 때 얻어질 수 있는 기저대역 신호이다. 신호 V(t)가 다중로 전송 채널에 인가될 때 고스트 왜곡 신호가 발생된다.

제1도는 직접 신호 및 고스트 신호에 대한 상대 위상의 중요성을 도시한다. 예를 들어, 직접 신호가 파형(10)으로 도시된 2T 펄스일 경우, 고스트 신호는 직접 반송 신호와 고스트 반송 신호간의 상대 위상 각도가 제각기 0°, 90°,180°또는 -90°(270°)이라면, 파형(10,12,14 또는 16)으로 표기될 수 있다. 더우기, 직접 신호의 고스트 신호 통로간의 관계가 임의적이기 때문에, 어떤 중간 파형도 역시 가능하다.

직접 신호 및 고스트 신호의 상대 크기 및 위상 정보는 텔레비젼 신호를 동위상(I) 및 직각(Q) 성분으로 복조시킴으로써 결정될 수 있다. I성분은 텔레비젼 신호의 화상 반송파와 동위상이고, Q성분은 화상 반송파에 관하여 90°만큼 위상 편이된 신호와 동위상이다. 이들 성분은 I 및 Q성분이 실수측 및 허수측에 따른 좌표에 각각 상당하는 복소 평면으로 텔레비젼 신호를 나타낸다. 각각 실수성분 및 허수성분으로서 비디오 신호의 동위상 및 직각 성분에 관련되는 변환은 상기 응용을 통하여 사용된다.

에이취.테딕에 의해 1977년 제 5월호 소비자 전자학의 IEEE 회보 175-181페이지에 명칭, ＂적응 T.V. 방송용 다중로 균일화＂ 논문에 발표되고, 본 명세서에 참조로 병합된 바와 같이, 고스트 신호를 발생하는 전송로는 직접 신호가 감쇠율 (a)만큼 크기가 감소되고, 고스트 신호를 형성하기 위해, 시간(

)의 간격만큼 지연되는 피드-포워드 시스템처럼 만들어질 수 있다. 다중로 고스트 신호를 포함하는 비디오 신호는 동식(2)으로 표기될 수 있으며, 즉,

여기서, ai는 복수 계수이며,

₁는 그들 신호 통로에 대한 상대 시간 지연이다. 상기 동식에서 항 n(t)는 수신된 잡음이다. 직접 통로를 포함하여, 층 K통로(즉, K-1 고스트 신호)가 존재한다. 복소 계수 ai의 크기 및 위상은 제각기 제 i번째 통로의 상대 감쇄율 및 반송파 위상이다. i=1이라고 하면, 직접 통로이다. 이상적으로, 다중로에 문제가 없는 경우 i=2, …k에 대하여 a₁=l,

₁=0 및 ai=0이다.

등식(2)으로 표기된 고스트 신호는 단지 원래 신호에 잡음을 가산한 다양한 지연 변형의 가중된 합이다. 디고스팅 금지 메카니즘을 지닌 수신기에 있어서, r(t)의 실수부든지 또는 크기든지 어느 한쪽이 복호된다. 상기는 TV 표시 화면상에 중복 영상 또는 고스트를 초래한다.

비디오 신호의 동위상 및 직각 성분에서 동작하는 고스트 소거 장치가 제안되어져 왔다. 그러한 장치의 한계가 참조로서 본 명세서에 병합되어 있는 발명의 명칭이 ＂적응 텔레비젼 디고스팅 장치(Adaptive Television Deghosting System)＂인 미합중국 특허 제4,703,357호에서 밝히고 있다. 상기 특허에 기술된 장치는 수신된 비디오 신호로부터 고스트 신호를 적절히 제거하도록 복소 필터 계수를 가진 디지탈 무한 임펄스 응답 필터를 사용하고 있다. 상기 무한 임펄스 응답 필터는 직접 신호에 관하여 고스트 신호의 시간지연을 결정하기 위해 상관기(correlator)로서 먼저 작동하도록 하고 그 다음 고스트 소거 필터로서 작동시키도록 제어 신호에 의해서 조절된다. 상관기에 의해 결정된 지연값은 무한 임펄스 응답 필터의 탭을 형성하는 가변 지연 소자내에 미리 맞춰지며, 탭 계수는 예정된 값으로 세트된다. 고스트 소거 장치는 트레이닝 기간동안 필터된 비디오 신호를 모니터하고 트레이닝 기간내의 필터 출력에서 고스트 신호를 최소화시키도록 계수값을 변화시킨다.

상술한 특허에 기술된 장치는 고정 샘플링 주파수에서 고스트 비디오 신호를 샘플하는 아나로그-디지탈 변환기(ADC)를 포함하는 디지탈 장치이다. 따라서, 고스트 소거 필터에 의해 처리된 신호는 불연속 샘플링 점에서만 유효하다. 이는 고스트 신호가 주신호에 관하여 샘플링 주기의 정수 배수가 아닌 시간만큼 지연될 때 문제점이 있을 수 있다. 이 경우, 필터에 의해 소거된 고스트 신호는 수신 비디오 신호에 나쁜 영향을 미치는 것과 동일하지 않으며, 그러므로, 고스트 신호의 현저한 아티팩트(artifact)가 처리된 비디오 신호내에 잔존한다.

이에 대한 장점으로는 디지탈 고스트 소거 장치가 제공될 수 있다는 것인데, 이는 단순한 무한 임펄스 응답 필터가 사용되며, 샘플링 기간이 정수배가 아닌 시간 지연을 가진 고스트 신호를 보정할 수 있다.

[발명의 개요]

본 발명은 트레이닝 기간동안 수신된 고스트 비디오 신호를 분석하고, 고스트 비디오 신호가 발생된 전송 채널을 나타내는 채널 모델을 공식화하는 제어 처리기를 포함하는 고스트 소거 장치로 구체적으로 구현되어 있다. 제어 처리기는 상기 채널 모델을 복소 무한 임펄스 응답 필터를 위해 일세트의 계수값으로 변환시킨다. 본 발명의 제1실시예에 있어서, 데이타 처리기에 의해 발생된 계수값의 세트는 샘플링 기간의 정수배가 아닌 상대 시간 지연을 가진 고스트 신호를 효과적으로 소거하도록 다수의 시차 샘플중에서 지연샘플을 보간하는 무한 임펄스 응답 필터를 조절한다. 본 발명의 제2실시예에 있어서, 필터는 샘플링 기간의 정수배가 아닌 상대 시간 지연을 가지는 고스트 신호를 효과적으로 소거하도록 무한 임펄스 응답 필터의 적어도 하나의 탭에 접속된 샘플값 보간 회로를 포함한다.

에이취.테딕에 의해서 상술한 논문에 밝힌 바와 같이, 다중로 왜곡을 텔레비젼 신호에 부가하는 전송 채널을 유한 임펄스 응답(FIR) 필터로서 만들 수 있다. 테딕 논문에서 또한 상술한 바와 같이, 상기 전송 채널로 전해진 고스트 신호는 전송 채널의 전달 함수의 역인 전달 함수를 가진 무한 임펄스 응답(IIR) 필터에 의해 효과적으로 소거될 수 있다.

이하에 기술된 발명의 실시예에 있어서, 가변 지연값 및 가변 계수값을 가진 복소 무한 임펄스 응답 필터는 고스트 소거 필터로서 사용된다. 시간 지연의 값과 계수값은 NTSC 방식 텔레비젼 신호로 전송되는 트레이닝 신호(training signal)로부터 마이크로프로세서에 의해 결정된다. 이들 값은 어떤 고스트 소거 동작전에 나쁜 영향을 미치는 고스트 신호를 분석함으로서 결정된다. 지연값 및 계수는 수신된 비디오 신호로부터 고스트 신호를 소거하는 조건으로 무한 임펄스 응답 필터에 인가된다.

다음 설명은 제2도에 도시된 고스트 소거 장치에 대한 간단한 설명이다. 이는 차례로, 고스트 소거 필터의 지연 및 계수값이 결정되는 방법의 보다 상세한 설명에 뒤따르게 된다.

도면에서, 굵은 화살표는 다수의 비트 패러렐 디지탈 신호를 전송하는 버스들을 나타내고 실선 화살표는 아날로그 신호 또는 단일 비트 디지탈 신호를 전송하는 접속 상태를 나타낸다. 장치의 처리 속도에 따라, 소정의 신호 통로에 보상 지연이 요구될 수 있다. 디지탈 신호 처리 회로 설계 분야에 숙련된 사람은 그러한 지연이 특수한 장치내에 필요로 한다는 것을 알 수 있다.

제2도를 참조하면, 텔레비젼 수상기의 신호 처리단이 도시되어 있다. 제2도에 도시된 바와 같이, 입력 신호원은 안테나에 의해서 수신되어 튜너 및 중간 주파수 회로(210)에 인가된 무선 주파수(RF) 신호를 포함한다. 회로(210)은 예를 들어, 종래의 텔레비젼 튜너, 중간 주파수(IF) 필터 및 증폭기를 포함한다. 본 실시예에서, 중간 주파수 필터의 통과 대역은 바람직하게 변조된 음성 신호를 포함한다.

회로(210)에 의해 발생된 중간 주파수 신호는 기저대역 복합 비디오 신호 CV를 발생하는 종래의 엔벨로프 검출기(242)에 인가된다. 종래의 동기 분리 회로(244)은 신호 CV에 응답하여 복합 비디오 신호로부터 복합 동기 신호 CS를 제거한다. 동기 분리 회로(244)은 또한 비디오 신호의 각 수평 라인으로부터 칼라 동기 버스트 신호 성분을 추출하는데 사용될 수 있는 버스트 게이트 신호 BG를 발생한다.

복합 동기 신호 CS에 응답하는 검출기(246)는 수직 동기 펄스 기간에 선행하는 최종(제6) 전치동화 펄스를 검출한다. 회로(246)은 복합 비디오의 각 필드의 제6전치 동화 펄스와 거의 일치하는 출력 펄스 신호 VS를 발생한다. 이하에 설명한 바와 같이 상기 펄스는 직접 신호에 대하여 고스트 신호의 상대 지연, 상대진폭 및 상대 위상을 결정하는데 사용되는 트레이닝 신호를 정하시키는데 사용될 수 있다.

튜너 및 중간 주파수 회로(210)에 의해 발생된 신호는 제1동기 검출기(220), 영상 신호 반송파 추출 회로(222) 및 제2동기 검출기(230)에 인가된다. 영상 신호 반송파 추출 회로(222)는 직접 비디오 중간 주파수 신호의 영상 신호 반송파와 위상 및 주파수가 동조된 제1기준 신호를 발생한다. 상기 제1기준 신호는 제1동기 검출기(220) 및 90°위상 전이 회로(224)에 인가된다. 위상 전이 회로(224)는 상기 제1기준 신호에 관하여 직각 위상인 제2기준 신호를 발생한다. 상기 제2기준 신호는 제2동기 검출기(230)에 인가된다. 동기 검출기(220 및 230)는 중간 주파수 신호를 각각 동위상 및 직각 위상 성분으로 복조시킨다. 동위상 신호는 시스템 샘플링에 응답하는 아나로그-디지탈 변환기(ADC)(232)에 인가된다. 유사하게, 직각 위상 신호는 클록 신호 CK에 응답하여 디지탈 신호 r_Q를 발생하는 ADC(234)에 인가된다. 예컨대, NTSC 방식 칼라 부반송파 주파수 fc의 4배와 거의 같은 주파수 4fc를 가질 수 있는 샘플링 클록 신호원 CK는 이하에 기술된 위상 동기 루프(PLL)(260)에 의해서 발생된다.

신호 r_I와 r_Q는 디고스팅(무한 임펄스 응답) 필터(280)와 데이타 처리 마이크로프로세서(282)에 인가된다. 후술한 바와 같이, 디고스팅 필터(280)는 복소 샘플 데이타 무한 임펄스 응답 필터를 포함한다. 마이크로프로세서(282)의 제어하에, 필터(280)는 나쁜 영향을 미치는 고스트 신호 r_I및 r_Q를 필터하여 IIR 필터의 출력부에서 어떤 고스트 신호를 실제로 제외하고 직접 신호의 동위상 성분에 가까운 신호 r_I'를 발생한다. 신호 r_I'는 아나로그 기저대역 복합 비디오 신호를 발생하는 디지탈-아나로그 변환기(DAC)(286)에 인가되며, 디지탈 신호 r_I'를 나타낸다.

아나로그 기저대역 복합 비디오 신호는 복합 비디오 신호의 각각의 수평 라인으로부터 칼라 동기 버스트 성분을 분리하기 위한 동기 분리 회로(244)에 의해 제공된 버스트 게이트 신호 BG에 응답하는 종래의 버스트 분리기(288)에 인가된다. 분리된 버스트 신호는 예를 들어 약 4fc의 공진 주파수를 가지고 있는 공진 수정자(261)을 포함하는 종래의 PLL(260)에 인가된다. PLL(260)은 버스트 신호에 의해 제어되어 4fc 클록신호 CK를 생성한다.

DAC(286)으로부터의 복합 비디오 신호는 또한 종래의 비디오 신호 처리기(290)와, 인터캐리어 사운드 중간 주파수 증폭기 및 검출 회로(292)에 인가된다. 비디오 신호 처리기(290)는 복합 비디오 신호로부터 휘도 및 색 신호 성분을 분리하고, 표시 장치(도시않됨)에 적용하기 위한 적, 녹 및 청색의 원색 신호(제각기 R, C 및 B)를 발생하도록 그들 성분을 처리하는 회로를 포함한다. 인터캐리어 사운드 중간 주파수 증폭기 및 검출 회로(292)은 복합 비디오 신호로부터 4.5㎒ 음성 반송파를 분리하기 위한 공진 동조 회로, 4.5㎒ 중간 주파수 증폭기 및 오디오 신호를 발생하기 위한 FM복조기를 포함한다. 오디오 신호를 스피커(도시않됨)에 적용하기 위한 오디오 신호를 발생하는 오디오 신호 처리기(294)에 인가된다.

마이크로프로세서(282)는 직접 메모리 억세스(DMA) 명령, 표준 산술 명령 및 인터럽트 조작 능력을 포함하는 현재 입수할 수 있는 마이크로프로세서의 다수중 하나이다. 마이크로프로세서(282)는 임의 접근 판독 기입 메모리(RAM)(284)와 기준 신호원을 포함하는 판독 전용 메모리(ROM)(285)에 접속되어 있다. 상기 마이크로프로세서(282)는 또한 현재의 선택된 채널을 나타내는 튜너 및 중간 주파수 회로(210)로 부터의 신호 SEL을 수신하고, 제6동화 펄스 검출기(246)에 의해 제공된 신호 VS를 수신하며, 클록 신호 CK를 수신하도록 접속되어 있다. 마이크로프로세서(282)는 후술된 바와 같이, 버스 AD 및 DATA를 통하여 디고스팅 필터(280)에 각종 신호를 제공하도록 접속되어 있다.

디고스팅 동작은 새로운 채널로부터의 신호가 선택되었음을 신호 SEL가 나타낼 때 시작한다. 이때, 펄스 신호 VS에 응답하는 마이크로프로세서(282)는 제6동화 펄스 후에 주어지는 기간동안 발생하는 r_I및 r_Q샘플의 768을 RAM(284)내에 기억시키도록 DMA 명령을 실행한다. 이들 768 샘플은 들어오는 신호의 약 85%의 한 수평 라인 주기를 구성한다. 이 기간은 수직 동기 펄스의 상응 구간에 선행하는 적어도 몇몇 샘플, 수직 동기 펄스의 상승 구간을 나타내는 샘플 및 제1세레이션(serration)에 선행하는 수직 동기 펄스의 부분을 나타내는 샘플을 포함한다. 이 신호는 디고스팅 필터(280)에 인가될 지연값 및 계수값을 결정하도록 마이크로프로세서(282)에 의한 트레이닝 신호(training signal)로서 사용된다.

상기 트레이닝 신호의 동위상 부분의 파형이 제3도에 도시되어 있다. 제6동화 펄스와 수직 동기 상승 구간간의 신호 부분은 0.46배의 수평 라인 주기(0.46H)의 기간과 0 IRE 유니트의 공칭 진폭을 가진다. 수직 동기 펄스의 상승 구간 및 수직 동기 펄스에서의 제1세레이션간의 신호 부분은 0.43H의 기간과 -40 IRE 유니트의 공칭 진폭을 가진다. 잡음이 없는 경우, 신호의 상기 부분동안 -40 IRE 유니트의 진폭값으로부터의 어떠한 편차가 수직 동기 상승 구간의 지연, 감쇠 및 어쩌면 위상 전이된 변형인 고스트 신호의 결과라는 것이 추측된다.

이 신호를 실제적으로는 고정 타이밍 및 진폭 특성을 갖도록 연방 통신 위원회(FCC)의 규정에 따르게 되어 있다. 상기 신호가 FCC 규정에 의해 허용범위를 좁히도록 적용되므로, 신호 모델은 수상기 제조동안 ROM(285)에 기억된 다음, 수신된 신호에 대하여 비교하도록 기준 신호원으로서 마이크로프로세서(282)에 의해서 사용되고, 그 결과, 직접 신호에 관하여 고스트 신호의 타이밍 폭 및 위상을 결정한다.

후술한 바와 같이, ROM(285)에 기억된 트레이닝 신호의 샘플값은 수신된 비디오 신호보다 훨씬 빠른 유효 샘플링 속도를 갖는다. 제4도는 수직 동기의 상승 구간에 대한 동위상 I 및 직각 위상 Q성분을 도시한 파형도이다. 제4도에 도시된 각각의 파형을 나타내는 144샘플은 ROM(285)내에 적용된다. 이는 64fc의 유효 샘플링 속도를 산출한다. 트레이닝 신호가 수직 동기의 상승 구간 다음의 영역내에서 실제로 평평하기 때문에, 트레이닝 신호의 잔여 샘플 즉, 수직 동기의 상승 구간과 제1세레이션간의 기간을 나타내는 샘플은 2개의 파형의 최종 샘플을 반복함으로서 발생될 수 있다.

상술한 바와 같이, 본 발명의 상기 실시예에 있어서, 마이크로프로세서(282)는 전송 채널의 전달 함수에 근사한 모델 전달 함수를 발생하도록 트레이닝기간동안 취해진 샘플을 처리한다. 상기 모델 전달 함수로부터 취해진 지연값 및 계수값을 사용하여, 마이크로프로세서(282)는 수신된 비디오 신호로부터 고스트 신호를 소거하도록 무한 임펄스 응답(디고스팅) 필터(280)를 프로그램한다.

하기에 표시된 채널 모델을 발생하는데 사용된 알고리즘 설명에 있어서, 벡터 표기법이 광범위하게 사용된다. 일반적으로 신호는 소문자 활자문자, 예를 들어S(t)로 표시되며, 신호의 다수의 샘플값을 포함하는 벡터는 밑줄친 소문자 활자문자, 예를 들어S로 표시된다.

후술한 알고리즘은 디지탈 이킵먼트 회사(Digital Equipment Corporation)에 의해 제조된 VAX 컴퓨터에 실행하기 위한 포트란 77프로그래밍 언어로 실행된다. 이들 프로그램의 사본은 본원의 상세한 설명편 마지막에 첨부되어 있다. 이들 프로그램은 프로그램 리스트내에 포함되어 있지 않은 서브루틴 CSVDS에 참조문을 포함한다. 이 서브루틴은 복소요소를 가지는 매트릭스의 단일값 분해를 수행한다. 이것은 LINPACK 라이브러리 패키지를 통하여 대중에게 이용가능하고 제이.제이.동가라(J.J.Dongara)에 의해서 공업응용수학협회(SIAM)가 출판한 LIHPACK 사용자 입문서 제 C122-C129페이지에 기술되어 있다.

이들 프로그램은 또한 제4도를 참조하여 상술한 바와 같이 수직 동기의 상승 구간의 동위상 및 직각 성분을 나타내는 ROM(285)내에 격납될 리스트 값을 포함한다. 이들 값은 하기에 참조된 기준 신호 매트릭스 및 기준 신호 벡터를 발생하는데 사용된다. 본 발명의 상기 실시예에 있어서, 부록에 포함된 것과 같은 프로그램을 콤파일함으로써 얻어진 목적 코드는 수직 동기의 상승 모드를 나타내는 데이타와 함께 ROM(285)내에기억된다.

전달 함수를 발생하는 알고리즘의 제1단계는 수신된 트레이닝 신호를 나타내는 샘플을 얻는데 있다. 상술한 바와 같이, 마이크로프로세서(282)는 각각의 아날로그-디지탈 변환기(232 및 234)에 의해 제공된 각각의 신호 r_I(t) 및 r_Q(t)의 768 샘플을 부가하도록 제6동화 펄스 검출기(246)에 의해 발생되는 신호 VS에 응답한다. 신호 r_I(t) 및 r_Q(t)의 샘플을 포함하는 복소 벡터는r이다. ROM(285)내에 기억된 기준 샘플중매 16번째 샘플을 취함으로써 얻어지는 기준 트레이닝 신호의 샘플을 포함하는 복소 벡터는S로 표기된다. 따라서, 수직 동기의 상승 구간은 9개의 복소 샘플값으로 표시된다.

알고리즘의 다음 단계는 벡터r및S를 미분하는 것이다. 이는 벡터의 각 엔트리에 대한 (i＋1)번째 엔트리에서 i번째 엔트리를 감산시킴으로서 또는 각각의 벡터r및S에 매트릭스 A를 곱함으로써 성취되며, 다음식(3)으로 정의된다.

결과 미분 벡터는 각각r'및S'로 표기된다. 절차의 다음 단계는 벡터r' _m을 발생하도록r'및s'를 상관시키는 데 있다. 상기 벡터의 엔트리는 식(4)에 의해서 전개된다.

여기서, S'*는 S'의 복소 공액(complex conjugate)을 나타낸다. r'm[n]의 절대값의 크기는 수직 동기의 상승 구간 고스트 영상이 샘플 시간 n＋4에서 존재하는지의 여부 표시이다. 만일 r'm[n]의 크기가 임계값보다 크다면, 마이크로프로세서는 지수 n에서의 값에 근사한r' _m의 값을 조사하고 상기 임계값을 초과하는 값의 그룹의 중심값 q를 구한한다. 샘플 지수 q＋4는 예비 고스트 지연값으로서 사용된다. 상기 테스트에서 사용된 임계값은 수신된 비디오 신호의 신호대잡음비(SNR)의 함수이다. 바람직하게 임계값은 비록 낮은 레벨이지만 입력 비디오 신호의 잡음이 고스트 신호로서 판단될 만큼 낮지 않은 신호를 검출하도록 될 수 있는 한 낮은 값이다. 본 발명의 한 실시예에 있어서, 임계값은 미분 잡음값의 평방근(RMS)의 2배로 설정된다. RMS 잡음값은 예컨대, 여러 필드기간에 대하여 수직 귀선 소거기간동안 비디오 신호를 모니터함으로써 결정될 수 있다.

수신된 비디오 신호에 직접 신호와 K-1 고스트 신호(여기서 K는 정수임)가 존재한다고 가정하면, 상술된 알고리즘에 의해 제공된 추정 지연은 식(5)에 의해서 기술된 벡터로 표기될 수 있다.

여기서

는 i번째 통로용 지연 추정치이다. 고스트 트레이닝 기간은 이들 지연값을 사용하여, ROM(285)으로부터 얻어진 기준 동기값을 가중함으로써 합성될 수 있다. 합성된 트레이닝 기간은 식(6)으로 표시된다.

여기서,

는 식(7)에 의해 표시된, 합성 관측 벡터이며,

는 식(8)으로 표시된 기준 신호 매트릭스이도

a'는 식(9)로 표시된 합성 계수 벡터이다.

합성 에러 벡터 e는 식(10)으로 표시될 수 있다.

장치의 잡음 때문에, 상기 에러는 제로가 될 수 없다.

에 대한 식(10)의 최소 제곱(LS)해는 에러 벡터의 최소 노움(minimum norm)을 갖는다. 상기 해는 다음식(11)으로 나타낼 수 있다. 즉,

여기서, H는 공액 전치 연산자이다. 최소 제고브 에러 벡터e의 노움 제곱으로서 정의된 최소 제곱 에러 ε(

)는 식(12)으로 주어져 있다.

여기서, I는 N×N 항등행렬이다.

상기 최소 제곱에러 및 벡터aL_s에 대한 최소 제곱하는 추정지연 벡터

의 함수이다. 상술한 에지＜구간＞ 검출 알고리즘이 단지 고스트의 신호의 상대 지연인 개략적인 추정값만을 제공할 수 있으므로, 상기 최소 제곱에러는 지연 추정 값의 정밀도를 나타내도록 사용될 수 있으며, 개략적인 추정값만을 제공할 수 있으므로, 상기 최소 제곱에러는 지연 추정값의 정밀도를 나타내도록 사용될 수 있으며, 에러가 작을수록

의 보다 정확한 추정값을 얻는다. 따라서, 최소 제곱 에러를

공간에서 찾을 수 있다. 일단 최적

이 다다르게 되면, 대응 기준 신호 매트릭스는 합성 계수 벡터의 최적 추정치를 계산하기 위해 식(11)에 대입된다. 조사 과정동안,

의 정합수는 샘플링기간의 정수배로 제한되지 않는다는 것을 주목한다.

ROM(285)내에 기억된 오버 샘플 수직 동기 신호는 상기에서 추정되어진

의 각각에 부가될 미소한 지연 시간을 결정하기 위해 본 발명의 본 실시예에 사용된다. 후술한 알고리즘에 있어서, 최소 제곱 에러 ε(τ)은 선택된 지연값이 미리 선택된 지연값보다 실제 지연에 더 가까운지를 결정하는데 사용된다.

본 발명에서는 최소 제곱 에러를 한정하는 식(12)이 메트릭스

의 단일값 분해에 의해 간이화될 수 있다는 것이 결정된다.

이라하자.

여기서,

는 상기에서 보인 바와 같이, N×N 행렬이며, U는 N×N 유니터리 행렬이고, V는 K×K 유니터리 행렬이며 ∧는 식(14)에 기술된 N×N 대각선 행렬이다.

여기서, λ₁, λ₂…λ_K의 값은 단일값 분해 연산에 의해 결정된다.

만일 U₁이 U의 극좌의 K열로서 한정되고, 식(12)이 약분될 수 있다면

행렬의 단일값 분해는 본 명세서에 참조로 병합되어 있으며, 1979년, John Wiley Sons, 페이지 21-22쪽, 제목 ＂compact Numerical Methods For Conputers : Linear Algebra and Function Minimisation＂인 J,C,Nash가 쓴 책, 단원 2.5에 기술되어 있다.

공간을 조사하여 최소제곱 에러를 찾기 위한 알고리즘은 제5도의 플로우챠트에 도시되어 있다.

제5도는,

는 식(5)에 정의된 벡터이고, ε(

)는 식(15)에 정의된 함수이다. 제5도의 플로우차트로 기술된 알고리즘은 한번에 고스트 지연의 값을 조정한다. 각각의 조정으로, 최소 제곱 에러는 상기 값의 로칼 최소값이 직면할 때까지 구하게 된다.

단계(512)에서, 변수 I가 1의 값으로 설정되며, 이 변수는 조절된 지연 시간의 값을 취한다. 단계(514)에서, 벡터 △(

)의 모든 값은 I번째 엔트리를 제외하고 제로로 설정된다. 상기 엔트리는 ROM(285)(WMR 1/64fc)내에 기억될 기준 샘플 벡터의 샘플 시간 Ts/16으로 설정된다.

단계(516)에서, 함수ε(

)은 벡터

및 벡터

+△

를 사용하여 구하게 된다. 이는 벡터

의 샘플 시간에 부합하는 기준 데이타로부터의 샘플과 함수 ε(

)의 벡터

+△

에 부합하는 기준 데이타로부터의 샘플을 사용하는 것과 같다. I번째 고스트에 대한 고스트 지연이 증가될때 함수 ε(

)의 값이 작다면, 함수 ε(

)의 최소값이 도달될때까지 상기 고스트 지연을 증가시키도록 단계(518 및 520)가 계속된다.

대안적으로,

+△(

)에서의 함수 ε(

)의 값이

의 최소값이 도달될때까지 I번째 고스트의 지연을 감소시킨다. I번째 고스트 신호의 최적 지연 값이 얻어진 경우, 단계(528)는 더 많은 고스트 지연이 최적화되는지의 여부를 결정한다. 만일, I가 K보다 작을 경우, I는 단계(530)에서 증가되고, 그 다음의 고스트 지연값이 최적화되며, 그렇지 않다면 알고리즘은 단계(532)에서 종료한다.

상술한 과정을 사용하면, 합성 지연 벡터 및 합성 계수 벡터의 최적 추정값을 유도할 수 있다. 그들을

및

로 각각 나타내면, 전송 채널의 전달 함수의 최적 추정값

이 식(16)으로 주어진다.

여기서,

및

는 벡터

및

의 각각의 i번째 엔트리이다.

상술한 바와 같이, 전송 채널의 전달 함수가 일단 결정되어지면, 고스트 소거 필터는 상기 전달 함수의 지연 및 계수값을 무한 임펄스 응답 필터내에 삽입시킴으로써 설계될 수 있다. 상술한 알고리즘에 있어서, 고스트 지연 시간

의 벡터에 대한 개시시간은 고정되어 있지 않다. 6번째 등화 펄스 검출기(246)의 편이에 기인하여, 마이크로프로세서(282)에 의해 취해진 샘플의 타이밍은 필드에서 필드까지 현저하게 변화될 수 있다. 상기 편이를 보상하기 위하여, 본 발명의 상기 실시예에 사용된 고스트 소거 장치는 무한 임펄스 응답 필터내의 지연값을 가장 큰 크기를 가지는 전달함수의 항 및 모든 차순의 항 사이의 상대 지연값으로 설정한다. 가장 큰크기를 가진 항은 수직 동기의 상승 구간에 상당하고, 상술한 바와 같이, 모든 연속항은 수직 동기의 상승 구간의 고스트에 상당하다고 간주된다. 수직 동기의 상승구간의 관련될 전달함수

의 지연값을 조절하는데 부가하여, 마이크로프로세서(282)는 수직 동기의 상승 구간의 계수값의 역으로 수직 동기의 상승구간의 것보다 크거나 같은 지연시간은 가지는 전달 함수의 항의 계수값을 정한다. 예를 들어, L번째 계숙밧이 수직 동기의 상승구간에 일치하면, 식(16)은 다음과 같이 된다.

즉,

수직 동기의 상승구간의 것보다 작은 지연 시간값을 가지는 전달함수

의 항이 고스트 소거 필터를 합성하는 데는 무시될 수 있기 때문에, 이들항에 대응하는 관측 벡터r의 값 역시 무시될 수 있다. 이들 값을 소거하는 효과는 상술한 계산에 관한 상단의 알고리즘을 감소시켜 N의 값을 감소시키는 것이다. 샘플수의 상기 감소는 관측 벡터

의 수직 동기의 상승구간을 지정하고, 예컨대 10개의 샘플 주기 이상으로 샘플을 선행하는 샘플을 소거시킴으로서 성취된다. 이는 상술한 어떤 행렬 연산전에 행해질 수 있다.

전달 함수

의 항의 시간 지연 값이 샘플 주기의 정수배에서 일어날때 무한 임펄스 응답 필터의 탭과 전달 함수

의 항 사이에는 1대 1대응이 존재한다.

본 발명의 상기 실시예에 사용된 디고스팅 필터(208)는 제6도에 도시되어 있다. 디고스팅 필터에 있어서, 수신된 비디오 신호의 동위상 γI 및 직각 위상 γQ 성분은 복소승산기(610)의 신호 입력부에 인가된다. 복수 계수

의 역의 실수 및 허수 부분은 어드레스 버스 AD 및 데이타 버스 DATA를 통하여 마이크로프로세서(282)에 의해 복소 승산기(610)에 계수 입력부에 인가된다. 본 발명의 본 실시예에 있어서, 마이크로프로세서(282)는 마치 RAM(284)내에 값을 기억시키는 것처럼 필터 계수의 값을 복소 승산기에 기억시킨다.

제7도는 본 발명의 본 실시예에 사용하기에 적합한 복소 승산기의 블록선도이다. 제7도에서, 버스 DATA는 2개의 8비트 패러렐 입력, 패러렐 레지스터(704,706)의 각각의 입력부에 접속된다. 어드레스 버스 AD는 복호화 회로(702)의 입력부에 접속된다. 회로(702)는 레지스터(704)의 부하 입력 신호를 펄스하도록 버스 AD를 통하여 인가된 하나의 예정된 값에 응답하고 레지스터(706)의 다른 부하 입력 신호를 펄스하도록 또 다른 예정된 값에 응답한다. 마이크로프로세서(282)가 디고스팅 필터(280)내에 사용된 복소 승산기중 하나에 계수 값을 거는 경우, 버스 DATA를 통한 계수의 실수부와 버스 AD를 통한 레지스터(704)의 부하 신호를 펄스하는 어드레스 값을 동시에 인가한다. 그 다음, 마이크로프로세서는 버스 DATA를 통한 계수값의 허수부와, 버스 AD를 통한 레지스터(706)의 부하 신호를 펄스하는 어드레스 값을 인가시킨다.

제각기, 비디오 신호 I₁및 Q₁의 동위상 및 직각 성분이 제각기, 승산기(710,712,716 및 718)를 포함하는 회로, 감산기(714) 및 사산기(720)에 의해서 동위상 및 직각 계수값(I₂및 Q₂)으로 중배된다. 승산기(710)는 신호 I₁및 계수값 I₂의 적을 형성하고 그 결과를 감산기(714)에 인가한다. 감산기(714)는 동위상 출력값 I₃을 발생시키도록 승산기(710)에 의해 제공된 적으로부터 승산기(712)에 의해서 제공된 신호 Q₁및 계수 Q₂의 적을 감산한다. 승산기(716)는 신호 Q₁및 계수값 I₂의 적을 형성하여 상기 적을 가산기(720)의 한쪽 입력부에 인가한다. 승산기(718)는 신호 I₁에 계수 값 Q₂을 승산하여 가산기(720)에 제2입력 신호를 발생시킨다. 가산기(720)에 의해 제공된 출력 신호는 직각 신호 Q₂이다.

승산기(610)에 의해 수행된 중배 동작은 식(17)의 합산의 각항의 분모에 일치한다(즉,1/a_LOPt). 상기는 상기 계수가 수직 동기의 상승구간에 일치하기 때문에 비디오 신호의 직접 성분의 비례로 고려될 수 있다.

제6도를 참조하면, 승산기(610)에 의해 제공된 동위상 및 직각 신호는 제각기 감산기(618 및 620)의 피감수 입력부와 같은 각각의 신호 결합 수단에 인가된다. 감산기(618 및 620)의 피감수 입력부는 제각기 가산기(666 및 668)로부터 고스트 보정 신호를 수신하도록 접속된다. 감산기(618 및 620)에 의해 제공된 출력신호는 제각기 보정된 동위상 및 직각 신호 γ'_I및 γ'_Q이다. 상술한 바와 같이, 제2도를 참조하면, 신호 γ'-는 디고스팅 필터(280)의 출력 신호이다.

고스트 소거 장치를 간단히 설명하기 위하여, 고스팅 필터(280)는 상기 서두의 설명을 목적으로, 오직 3개의 탭만을 갖도록 한정되지 않는다. 후술한 바와 같이, 필터가 다수의 탭을 가지는 것이 바람직하다. 상기 형태의 필터는 제6도에 도시된 필터로서 간단히 알수 있듯이 디지탈 신호 처리 회로 설계 분야의 통상의 당업자라면 쉽게 설계할 수 있다.

프로그램 가능한 3개의 탭 지연 라인(622)은 무한임펄스 응답(디고스팅) 필터의 3개의 지연된 신호를 제공한다. 지연 라인(622)은 2개 그룹의 N직렬 접속된 지연 소자를 포함한다. 이들 각각의 지연 소자는 샘플링 클록 신호 CK에 접속되어 대략 70ns의 시간 지연(1/(4fc))을 제공한다. 제1 2개의 (624 및 626) 및 최종 1개의 (628)이 도시된 제1그룹의 지연 소자는 비디오 신호의 동위상 성분을 지연시킨다. 비디오 신호의 직각 성분은 제1 2개의 (630 및 632) 및 최종 1개의 (634)이 도시된 제2그룹의 지연소자에 의해 지연된다.

동위상 및 직각 지연 체인의 대응 지연 소자의 출력부는 크로스바 스윗칭 매트릭스내의 스위치 소자용 공통 스위치 선택 논리 제어 장치(스위치 선택 논리 회로)(654)에 접속된다. 예를 들어, 지연소자(624 및 630)의 출력부는 스위치 소자(636)와, 그리고 스위치 소자(636)를 통하여 스위치 소자(638 및 640)에 접속된다. 동일한 방법으로, 지연소자(626 및 632)의 출력부는 스위치 소자(642,644 및 646)에 접속되고 지연소자(628 및 634)의 출력부는 스위치 소자(648,650 및 652)의 출력부는 스위치 소자(642,644 및 646)에 접속된다. 이들 3세트의 스위치 소자 각각은 크로스바 스위칭 매트릭스에서 행을 정의한다. 열의 매트릭스에서 스위치는 서로 다른 것에 접속된 각각의 다른 복소 계수 승산기에 접속된다. 스위치(636,642 및 648)는 승산기(656)에 접속되며, 스위치(638,644 및 650)는 승산기(658)에 접속되고, 그리고 스위치(640,646 및 652)는 승산기(660)에 접속된다. 복소 승산기(656,658 및 660)는 제7도를 참조하여 상술한 복소 승산기(610)와 동일하다.

매트릭스에서 각각의 스위치 소자는 선택된 열 신호(RS1,RS2 또는 RS3)와, 선택된 쌍의 지연소자에 의해 제공된 출력 신호를 승산기에 접속하는 스위치 선택 논리 회로(654)에 의해 제공된 선택된 행 신호(CS1, CS2 또는 CS3)에 응답한다. 본 발명의 상기 실시예에 있어서, 어떤 열의 한 스위치와 어떤 행의 한 스위치만이 어떤 주어진 시간에 동작된다. 스위치 선택 논리 회로(654)는 버스 AD 및 DATA를 통하여 마이크로프로세서(282)에 의해 제공된 값에 의해 제어된다. 버스 AD에 의해 제공된 값을 3개의 가능 열/행 선택값이 버스 DATA를 통하여 마이크로프로세서(282)에 의해 인가되는 것을 나타낸다. 이들 값은 스위치 선택 논리 회로에 의해 내부적으로 기억되며 각각의 승산기에 지연된 신호를 제공하는 지시된 스위치 소자를 활성화시키는데 사용된다. 상기 형태의 프로그램 가능 탭 지연 라인은 본원에서 참조되는 U.S 특허 제 4,727,424호, 명칭 ＂고스트 소거 시스템용으로서, 크로스바 스위치 매트릭스를 포함하는, 샘플 데이타 필터링 시스템＂에 기술되어 있다.

상술한 바와 같이, 본 발명의 상기 실시예에 있어서, 식(17)의 지연값은 샘플링 기간의 정수항으로 가정된다. 결국, 제1항을 제외하고 식(17)의 합산의 각 항은 동위상 및 직각 지연 라인상의 하나의 탭과 계수 승산기(656,658 및 660)중 하나에 대응한다. 따라서 마이크로프로세서(282)는 버스 AD 및 DATA를 통하여, 식(17)의 각기 다른 계수중 동위상(실수) 및 직각(허수) 성분을 다수의 프로그램가능계수 승산기(656,658 및 660)의 직각에 인가한다.

승산기(658 및 660)에 의해 제공된 동위상 신호는 가산기(662)에 결합된다. 상기 가산기에 의해 제공된 결합 신호는 차례로 가산기(666)내에서 승산기(656)에 의해 제공된 동위상 신호와 합산된다. 상술한 바와 같이, 가산기(666)에 의해 제공된 신호는 감산기(618)에 인가된 고스트 보정 신호의 동위상 성분이다.

승산기(658 및 660)에 의해 제공된 직각 신호는 가산기(664)에 의해 합산되어, 그 결과의 합산값은 가산기(668)에 인가된다. 가산기(668)는 감산기(620)에 의해 인가된 고스트 소거 신호의 직각 성분을 발생하도록 승산기에 의해 제공된 직각 신호에 상기 값을 가산한다. 테딕 논문에서 보인 바와 같이, 제6도에 도시된 것과 같은 무한 임펄스 응답 필터는 지연 라인의 하나의 탭과, 수신된 비디오 신호의 각각의 고스트 신호 성분에 대한 하나의 계수 승산기가 있을 경우 비디오 신호내의 다중로 왜곡을 효과적으로 소거시킬 것이다.

전체 고스트 소거 장치의 설명은 간단히 하기 위하여, 각각의 고스트 신호가 샘플링 기간의 정수배인 시간만큼 직접 신호에 대하여 지연되는 것이 상기에서 가정되었다. 그렇지 않을 경우, 즉, 고스트 신호가 샘플링 기간의 정수배가 아닌 시간만큼 지연될시에, 효과적인 고스트 신호 소거를 이루기 위하여 상술한 장치를 변경시키는 것이 바람직하다. 일반적으로, 만일, 틈틈히 지연된 신호가 지연된 신호로부터 보간되어 무한 임펄스 응답 필터의 탭으로서 사용되는 경우 무한 임펄스 응답 필터는 탭 지연 라인으로부터 얻어진 2개의 연속적인 지연 시간에 틈틈히 지연 시간은 가진 고스트 신호를 소거하므로 변경될 수 있다. 보간의 2가지 방법이 후술되어 있다. 제1방법은 제6도에 도시된 구조의 똑바로 나아가는 확장을 수반하는데, 이는 크로스바 매트릭스에 더 많은 열의 스위치 소자와 더 많은 복소 승산기를 추가한다. 더우기, 마이크로프로세서(282)는 부가적 샘플 지연을 포함하는 탭의 부가 계수값을 계산하도록 프로그램된다. 제2방법은 가변지연 라인의 각각의 출력부에서 보간 회로를 삽입한다. 이 보간 회로는 고스트 신호로서 동일 지연을 효과적으로 가지는 동위상 및 직각 신호를 제공하도록 마이크로프로세서(282)에 의해 발생된 신호에 응답한다.

이하는 상술한 제1방법의 부가 계수값을 유도하는 알고리즘을 구성하는 계산 설명이다. 모든 고스트 지연 Zi에 대하여 식(18)이 주어진다.

여기서, Ts는 샘플링 기간(1/4fc)이고 INT(x)는 x보다 크지 않은 가장 큰 정수가 주어진다. 또한, Pij가 Ki를 포함하고 i번째 고스트 신호를 포함하는 가능 지연 라인 탭에 상당하는, 지연값의 그룹내의 하나의 지연값을 나타낸다고 하자. 후술한 알고리즘에 있어서, i번째 고스트 소거 신호는 Ji 지연 라인의 연속적인 탭으로부터 보간된다. 본 알고리즘내의 계수값을 등가 채널 응답을 유도하도록 알고리즘내에 사용된 알고리즘으로부터 미분하기 위하여, 본 계수값은 bij로 표기된다. 더우기, 이 알고리즘에 사용된 복소행렬식을 간단히 하기 위하여, 식(17)의 값 L은 1과 같다고 가정하고 수직 동기의 상승 구간이 =0에서 발생한다고 가정한다.

상기에서 보인 가정이 식(17)에 대입될 때 식(19)은 다음과 같이 얻어진다.

상기 식에 있어서, 계수 Bij의 최적치는 알려지지 않는다.

상기에서 언급한 바와 같이, 관측 벡터r는 식(20)에 따라 근사치에 가깝게 접근될 수 있다. 즉,

여기서,

는

인 식(8)에 의해 기술된 기준 신호 매트릭스이다.

본 알고리즘에 대하여, 기준 신호 매트릭스의 최종 열, 벡터

T(N)만이 고려될 필요가 있다. 상기 제한하에서, 식(20)은 아래와 같이 된다.

여기서

식(19)에 의해 정의된 전달 함수로부터, 식(21)과 유사한 식(23)이 유도될 수 있다. 즉

여기서, y[N]은

[N]의 근사치이고,

는 식(24)에 의해 정의된 기준 신호 벡터이다.

그리고, 계수 벡터b는 식(25)에 의해 정의된다.

본 발명자는 Pij'가 먼저 선택되었을때 계수값b이

[N]과 y[N]간의 최소 평균 제곱 에러를 얻음으로써 결정될 수 있다는 것을 결정했다. 상기 해법은 식(26)으로 표시된다.

여기서, *는 공액 연산자를 나타내며, T는 전치 연사자를 나타내고, E는 벡터가 무작위 벡터로 처리될 때 기대값 연산자를 나타낸다. 시간 지수 N는 처리가 정지되기 때문에 생략된다. 본 발명의 실시예에 있어서, 항

간의 공분산(covariance) 매트릭스와 등가이며, 항

는

와

간의 크로수 공분산 매트릭스와 등가이다. 식(26)을 추정하는 계산에 있어서, 벡터

및

는 제로 평균 벡터로 전달되고, 비디오 주파수 범위내의 균일 스펙트럼 밀도를 갖는 것으로 가정된다. 공분산 매트릭스의 고찰을 포함하는 그들 특성 및 무작위 변수의 고찰은 본원에서 참조되는 1967년 홀트, 린하트 및 윈스턴의 명칭이 ＂신호 및 시스템 분석 방법＂인 지.알.쿠퍼 및 시.디.맥 힐름이 쓴 서적, 9장 및 10장에 설명되어 있다.

이 방법에 의해 결정된 계수 벡터b _MMSE는 지연값이 식(27)에 의해 정의되는 벡터P에 의해 결정되는, 무한 임펄스 응답 필터의 계수치를 세트하는데 사용된다.

본 발명자는 고스트 지연 시간 Zi가 대체로 KiTs에 실제로 일치할 때, Ji가 1의 값에 세트된다는 것을 결정했다. 그러나, Zi와 KiTs간에 현저한 차이가 있을 경우, Ji을 4개의 값에 세팅하는 것은 보다 만족스러운 결과를 생성한다. 이러한 체계를 이용하여, 부분 고스트 지연후의 2개의 샘플과 그전의 2개의 샘플은 부분 고스트 지연을 가진 등가 샘플을 얻도록 보간된다.

상기의 알고리즘은 포트란 77컴퓨터 언어내에 서입된 컴퓨터 프로그램으로 수행된다. 이 프로그램은 본원의 부록내에 포함된다.

상기 보간 체계의 또 다른 것은 제8도에 도시된 바와 같이 프로그램 가능 지연 라인(622)의 출력부와 계수 승산기(656,658 및 660)의 신호 입력부간에 샘플값 보간 회로망을 삽입하는 것이다. 제8도에 도시된 각각의 보간기(810,812,814)는 제9도에 도시된 형태의 것일 수 있는 2개의 보상 선형 보간기를 포함한다. 제9도에 도시된 보상 보간기는 선형 보간기(920)를 포함하며, 이는 보간된 샘플값을 발생하는 비례 인자 F에 따라 연속적인 샘플값을 평균한다. 샘플들을 평균화함으로써 상기 보간기는 저역 통과 필터의 기능을 수행한다. 비디오 샘플의 필터링은 보간된 신호의 바람직하지 않는 위상 및 진폭 에러를 발생한다. 이들 에러를 보상하기 위하여, 제9도에 도시된 보간기는 보상 필터(950)를 포함한다. 보간된 신호에 의해 제공된 보상량은 비례인자 F의 값에 좌우된다.

제8도를 참조하면, 발명의 실시예에 있어서 비례 인자는 마이크로프로세서(282)에 의해 보간기(810,812 및 814)에 인가된다. 보간기내의 보간 회로 양자는 동일 인자값 F로 주어진다. 각각의 보간기(810,812 및 814)의 각각에 인가된 F의 값은 그러나 이값이 i번째 고스트 신호와 연관된 지연값 Zi의 부분이기 때문에 (예를 들어 Zi=Ziopt-Zopt) 다르게 된다. 버스 AD를 통하여 복호기(930)에 인가된 값이 레지스터(932)를 펄스하도록 복호기를 조건화시켜 그외 입력부에 인가된 값을 걸도록 하는 동안 값 F는 버스 DATA를 통하여 보간 회로의 레지스터(932)의 입력부에 인가된다. 레지스터(932)의 값은 선형 보간기(920)에 값(1-F)을 제공하고 승산기(936)에 값 C를 제공하는 ROM(934)의 어드레스 입력부에 인가된다. C의 값은 가산기(960)에 의해 보간된 신호에 가산된 보상 신호의 크기를 결정한다.

제10도는 (1/8)Ts의 부분을 가지는 보간 회로용 ROM(934)의 프로그래밍을 도시하는 표이다.

제9도에 도시된 보간 회로망은 본원에 참조되는 명칭이 ＂진폭과 위상 보상을 가진 디지탈 지연 보간 필터＂인 미국 특허 제4, 694, 414호에 상세히 기술되어 있다.

전송 채널의 계산된 전할 함수로부터 고스트 소거 필터를 전개하기 위한 상기의 알고리즘의 문맥에 있어서, 상기 보간 회로망이 아래와 같이 사용된다. 마이크로프로세서(282)가 식(17)으로부터의 지연 값을 디고스딩 필터(280)의 프로그램 가능 지연 라인(622)에 인가하는 경우, 이는 지연 라인(622)과 보간기(810, 812 및 814)중 선택된 하나의 보간기 사이에 지연값을 할당한다. 프로그램 가능 지연 라인(622)에 의해 실현되는 지연값 Zi의 양은 (Zi/Ts-1)Ts의 정수부와 거의 일치한다. 지연값 Ts＋Ts의 분모부의 잔여분의 비례 인자 F로서 값 Zi의 분모부를 적용함으로써 선택된 보간기로 실현된다. 지연 여분의 샘플 주기는 제10도의 표의 총지연행내에 보인 바와 같이 선택된 보간기에 대하여 본래부터 갖추고 있다.

상술한 디고스팅 장치의 시스템 잡음 영향을 보상하기 위하여, 전송 채널(즉, 식(17))의 여러 추정값이 여러 비디오 필드 기간내에 고려될 수 있고 이들 추정값으로부터 계수 및 지연값이 디고스팅 필터(280)에 의해 사용하기 위한 최종 계수 및 지연값을 얻도록 평균화되는 것이 예상된다.

상술한 고스트 소거 장치는 비디오 신호로부터 다중로 왜곡을 제거하는 디지탈 시스템이지만, 본 발명은 아나로그 구성요소로 사용하여 수행될 수도 있고 다른 형태의 신호로부터 다중로 왜곡을 제거시키는 데 사용될 수 있다는 것이 예상된다.

부록

다음은 본 발명의 상기 상세한 설명으로 참조된 전형적인 컴퓨터 프로그램의 리스트이다. 이미 주지된 바와 같이 이들 전형적인 프로그램은 디지탈 이킵먼트 회사(DEC)에 의해 제조된 VAX 컴퓨터로 실행하기 위한 포트란 77 프로그래밍 언어로 기입되어져 있다. 본 발명의 원리의 주어진 응용으로 무한 임펄스 응답 필터 계수를 발생하는 특정 마이크로프로세서 제어기의 필요성에 맞도록 프로그램에 대하여 다양한 변경이 행해질 수 있다는 것을 이해하게 될 것이다.

Claims

트레이닝 신호 성분을 가진 직접 신호를 포함하고, 바람직하지 않은 다중로 왜곡 성분으로 된 지연 신호를 추가로 포함하는 입력 신호원(208,210)을 포함하는 다중로 왜곡을 보정하는 장치에 있어서, 다중로 왜곡없이 상기 트레이닝 신호를 나타내는 기준 신호원(285)과, 프로그램 가능 탭지연, 출력부(r₁') 및, 상기 입력 신호원에 접속된 입력부(r₁)를 갖고, 프로그램가능 필터 계수값을 갖는 무한 임펄스 응답 필터(280)와, 상기 입력 신호원에 접속되고, 상기 기준 신호에 응답하여, 상기 입력 신호를 나타내는 신호를 발생하는 신호 필터링 시스템의 수학적 모형을 발생하기 위해 그리고 상기 수학적 모형으로부터 결정된 계수값에 의해 상기 무한 임펄스 응답 필터의 계수값을 프로그래밍하기 위해 상기 기준 신호원에 접속된 마이크로프로세서(282)와, 상기 출력부에서 출력 신호로서, 상기 지연 신호를 제외하고 직접 신호를 제공하기 위해 상기 무한 임펄스 응답 필터를 조절하도록 상기 수학적 모형으로부터 결정된 지연값에 의해 상기 무한 임펄스 필터의 탭지연(624 내지 634)을 프로그래밍하는 논리 제어 장치(654)를 포함하는 것을 특징으로 하는 다중로 왜곡 보정 장치.
제1항에 있어서, 샘플링 클록 신호(CK)원(260)과, 상기 입력 신호원(220)에 접속되어 상기 샘플링 클록 신호(CK)에 의해 결정된 순간에 상기 입력 신호를 나타내는 디지탈 샘플을 발생하고, 상기 디지탈 샘플을 상기 무한 임펄스 응답 필터(280) 및 상기 마이크로프로세서(282)에 제공하도록 접속된 아나로그-디지탈 변환 수단(222)을 포함하며, 상기 기준 신호원(285)이 상기 기준 신호를 나타내는 샘플값으로 프로그램된 판독 전용 메모리 수단을 포함하고, 상기 마이크로프로세서가 판독 기입 메모리 수단(284)과, 상기 판독 전용 메모리 수단(285) 및 상기 판독 기입 메모리 수단(284)에 접속되고, 프로그램에 의해 상기 입력 신호의 트레이닝 신호(training signal component)을 나타내는 다수의 상기 디지탈 샘플을 상기 판독 기입 메모리 수단(284)에 격납하고, 상기 신호 필터링 시스템의 수학적 모형을 발생시키며 상기 무한 임펄스 응답 필터용의 상기 탭 지연값 및 상기 계수값을 발생시키도록 제어되는 데이타 처리 수단(282)을 포함하는 것을 특징으로 하는 다중로 왜곡 보정 장치.
제2항에 있어서, 상기 무한 임펄스 응답 필터(280)가 상기 입력 신호를 나타내는 디지탈 샘플을 인가하는 입력부(r₁)와, 상기 입력부에 접속되어, 상기 출력 신호를 생성하도록 상기 입력 신호를 나타내는 디지탈 샘플과 보정 신호를 나타내는 디지탈 샘플을 결합하는 제1신호 결합 수단(618)과, 상기 제1신호 결합 수단(618)에 접속되어, 제1신호 결합 수단에 의해 제공된 신호를 지연시키며, 다수의 출력부를 갖고 상기 출력부의 각각에서 상기 결합 수단에 의해 제공된 신호의 지연된 버전(delayed versions)을 제공하는 회로를 갖는데, 상기 출력부의 각각에서 제공된 신호에 분담된 시간 지연량은 제1프로그래밍 제어 신호에 의해서 결정되는 프로그램가능 신호 지연 수단(622)과, 상기 프로그램 가능 신호 지연 수단(622)의 출력부중 제각기 상이한 출력부에 접속되어, 상기 다수의 프로그램가능 계수 승산기 수단의 각각에 인가된 프로그래밍 제어 신호에 의해서 결정되는 상기 계수값중 제각기 상이한 계수값을 상기 출력부에 의해 제공된 신호에 승산하는 다수의 프로그램가능 계수 승산기 수단(656,658,660)과, 상기 다수의 프로그램가능 계수 승산기 단의 각각에 접속되어 상기 보정 신호를 발생하도록 프로그램가능 계수 승산기 수단에 의해 제공된 각각의 신호를 결합하는 제2신호 결합 수단(666,662)을 포함하며, 상기 데이타 처리 수단(282)은 상기 프로그램에 의해 상기 제1프로그래밍 제어 신호 및 상기 제2프로그래밍 제어 신호를 발생하도록 제어되는 것을 특징으로 하는 다중로 왜곡 보정 장치.
제3항에 있어서, 상기 프로그램가능 신호 지연 수단은 상기 샘플링 클록 신호(CK)원에 접속되고, 상기 제1결합 수단(618)의 출력 신호를 수신하도록 접속된 입력부를 갖고 상기 제2프로그래밍 제어 신호에 응답하여 각각의 출력부에서 상기 샘플링 클록 신호 주기의 제각기 상이한 정수배만큼 상기 제1결합 수단의 출력 신호에 대하여 각각 지연되는 상기 제1결합 수단의 출력 신호의 다수의 선택 지연된 버전을 제공하는 샘플된 데이타 신호 지연 수단(622)과, 상기 샘플된 데이타 신호 지연 수단(622)의 출력부들중 적어도 하나의 출력부에 접속되고 상기 제2제어 신호에 응답하여 상기 샘플된 데이타 신호 지연 수단의 하나의 출력부에서 상기 샘플링 클록 신호의 N/M배 주기(여기서 M는 1이상의 정수이고 N은 상기 제2제어 신호에 의해서 결정된 값을 갖는 정의 정수임)와 동등한 시간만큼 제공된 신호를 효과적으로 지연하는 신호 보간 수단(920)을 포함하는 것을 특징으로 하는 다중로 왜곡 보정 장치.