KR950014188B1

KR950014188B1 - 다중 경로 왜곡 보정 시스템

Info

Publication number: KR950014188B1
Application number: KR1019860011127A
Authority: KR
Inventors: 가턴 루이스 2세 헨리; 엔지 쇼-바오
Original assignee: 알 씨 에이 라이센싱 코포레이션; 글렌에이취.브르스틀
Priority date: 1985-12-24
Filing date: 1986-12-23
Publication date: 1995-11-22
Also published as: DE3687164D1; JPH06101811B2; JPS62159985A; DE3687164T2; EP0228880A2; EP0228880B1; US4703357A; EP0228880B2; KR870006774A; EP0228880A3; DE3687164T3

Abstract

내용 없음.

Description

다중 경로 왜곡 보정 시스템

제1도는 본 발명을 설명하는데 유용한 직류 신호에 대한 임의의 고스트 신호의 파형도.

제2도는 본 발명의 원리를 포함하는 텔레비전 수상기의 블럭선도.

제3도는 제2도에 도시된 실시에의 작동을 설명하는데 유용한 파형을 나타내는 진폭 대 시간의 그래프도.

제4도는 제2도에 도시된 실시예와 함께 사용하는데 적합한 고스트 소거 프로세서의 블럭선도.

제5도는 제4도에 도시된 필터와 함께 사용하는데 적합한 계수 갱신 회로의 블럭선도.

제6도는 제4도 및 제5도에 도시된 회로와 함께 사용하는데 적합한 복소수 체배기의 블럭선도.

제7도는 제2도에 도시된 실시예와 함께 사용하는데 적합한 다른 고스트 보정 프로세서의 블럭선도.

제8a, 8b, 8d, 9a, 9b, 9c 및 9d도는 제2도에 도시된 마이크로 프로세서의 작동을 설명하는데 유용한 흐름도.

* 도면의 주요 부분에 대한 부호의 설명

208 : 안테나 210 : IF 회로

242 : 포락선 검출기 244 : 동기 분리 회로

290 : 비데오 신호 프로세서 428 : 계수기

430 : 가산기 610 : 체배기

614 : 감산기 790,793 : 미분기

791 : 리미터

본 발명은 고스트 신호(ghost signal)의 위상과 진폭에 자동적으로 적합하는 텔레비전 고스트 소거 시스템에 관한 것이다.

텔레비전 수신은 원치않는 여러 신호의 수신으로 인한 다중 경로 왜곡에 의해 방해를 받게 되는 점이 많았다. 건물 및 다른 물체로부터 반사되거나 또는 불충분하게 종결된 케이블 회로망에 기인하는 원치않는 신호가 직접 텔레비전 신호의 지연 형태로서 나타나게 된다. 이리한 신호는 통상 재생된 영상중의 고스트 신호라 부른다.

IEEE Transactions on Consumer Electronics의 1977년 5월호 175-181페이지에 게재된 에이취. 테딕의 "TV 방송용 적합형 다중경로 등화 방법" 이라는 논문에 기술된 바와 같이, 고스트 신호를 발생시키는 전송경로는 피드-포워드(feed-forward) 시스템으로서 모델화 될 수 있다. 상기 시스템에서 직접 신호는 감쇄계수 H 만큼 진폭이 감쇄되고, 시간 간격 T 만큼 지연되어 고스트 신호를 형성한다. 고스트 신호를 발생하는 전송 경로의 전달함수 TG는 다음과 같은 Z변환으로 나타낼 수 있다.

TG = 1+HZ^-K(1)

식(1)은 K 샘플 주기의 지연을 나타내고, 시간 간격 T에 근접하는 샘물 데이타 시스템을 가정한다. 식(1)의 간단한 대수적 처리에 의해 다음식이 얻어진다.

TG = (Z^K+H)/Z^K(2)

전송 채널에 의해 유입되는 왜곡을 보정하기 위해, 고스트 소거 시스템은 Z변환 표기법으로 표시될 수 있는 전달함수 TC를 갖는 것이 바람직하다.

TC = Z^K/(Z^K+H) (3)

또는, TC=1/(1+HZ^-k) (4)

식(4)로 표현된 전달함수는 통상 무한 임펄스 응당(IIR) 필터로 불리는 피드백 시스템을 설명한다.

고스트 신호는 직접 신호와 고스트 신호 사이의 신호 경로거리 관계의 함수로서 직접 신호로부터 지연이 된다. 한 수상기 위치로부터 다른 수상기까지의 상기 관계의 불규칙성은 고스트 반송파 신호의 위상이 직접신호의 위상에 대한 어떠한 관계도 가질 수 있다는 것을 나타낸다. 직접 신호로부터 고스트 신호를 완전히 소거하기 위해, 고스트 신호의 지연과 직접 텔레비전 신호의 위상에 대해 고스트 반송파 신호의 위상 양쪽모드를 고려할 필요가 있다.

제1도는 직접 신호 및 고스트 신호의 상대적 위상의 중요성을 도시하는 파형을 제공한다. 예를들어, 직접 신호가 파형(10)으로 표시된 2T 펄스일때, 고스트 신호는 직접 반송파 신호와 고스트 반송파 신호 사이의 상대 위상각이 0°,90°,180° 또는 -90°(270°) 각각일때 파형(10,12,14,16)으로 표시될 수 있다. 더욱이, 직접 신호 및 고스트 신호 경로의 관계가 불규칙성일때, 어떠한 중간 파형도 역시 가능하다.

직접 신호 및 고스트 신호의 상대 진폭 및 위상 정보는 텔레비전 신호를 동상(I) 및 직각(Q) 성분으로 복조하여 결정될 수 있다. I 성분은 텔레비전 신호의 영상 반송파와 동상이며, Q 성분은 영상 반송파에 대해 90° 위상 이동된 신호와 동상이다. 이러한 성분은 I 및 Q성분이 실수축과 허수축 각각에 따라 좌표계에 상당하는 복소 평면에서 텔레비전 신호를 나타낸다. 본원 명세서 전반을 통하여 비데오 신호의 동상 성분 및 직각 성분을 각각의 실수 성분과 허수 성분으로 칭하는 관습은 본원에서도 이용하기로 한다. 다음에서 기술되는 바와 같이, 이들 I 및 Q 성분은 복소수 IIR 필터(즉, 실수 필터 계수 및 허수 필터 계수를 갖는 필터)와 함께 사용될 수 있어 텔레비전 신호의 고스트 신호 성분을 효과적으로 소거시킬 수 있다.

직접 신호 및 고스트 신호 사이의 위상 관계에서의 불규칙성은 고스트 신호의 검출과 고스트 신호가 직접신호에 대해 지연하게 되는 시간 간격 T의 결정을 복잡하게 한다. 통상적으로 고스트 신호 검출기는 트레이닝(training) 신호에 후속하는 비데오 신호의 다른 비교란 간격이 트레이닝 신호와 유사한 교란의 위치를 정하기 위해 조사되는 상관 관계 기술을 사용하였다. 그러나 제1도에 도시된 바와 같이, 고스트 신호의 동상 성분의 파형은 직접 실호의 대응파형과 항상 유사하지는 않다.

다음에서 기술되는 실시예는 텔레비전 수상기에 관한 것이지만 본 발명은 단열 측대역 형태로 전송된 스펙트럼 에너지의 적어도 일부분을 갖는 다른 형태의 신호에 대한 다중 경로 왜곡을 보정하는데 사용될 수도있다.

본 발명의 양호한 실시예는 변조된 무선 주파수 신호의 고스트 신호 성분을 소거하기 위해 필터 시스템(filtering system)을 포함한다. 무선 주파수 신호는 무선 주파수 반송파 신호와 관련하여 동상 및 직각 위상인 성분으로 변조된다. 필터는 고스트 신호 성분을 효과적으로 소거하기 위해 동상 및 직각 위상 신호를 처리하는 복소 계수를 갖는 것으로 제공된다. 복소수 계수값은 트레이닝 기간 동안 필터에 의해 동상 위상신호 및 직각 위상 신호를 비교함에 의해 상기 트레이닝 기간 동안의 신호의 이미 알려진 보정값에 대하여 발생된다. 동상 및 직각 위상 성분 사이의 차이를 나타내는 신호와 이들 기준값은 계수 갱신값을 발생시키도록 지연된 트레이닝 신호와 결합된다. 다음에 계수 갱신값은 새로운 계수값을 형성하기 위해 기존 계수값과 결합된다.

고스트를 소거하기 위해 본 시스템에 의해 사용된 방법의 이론적인 해석은 제2도 내지 7도에 도시된 시스템의 작동을 이해하는데 도움이 된다.

NTSC 방식하에서, 텔레비전 신호는 잔류 측대파 형태로 전송된다. 기저대역 신호(0 내지 1.25MHZ)의 비교적 낮은 주파수 성분은 이중 측대파 변조(DSM)인 반면, 보다 높은 주파수 성분(1.25 내지 4.75MHZ)는 단일 측대파 변조(SSM)이다. 신호의 DSM 부분의 두 측대파중 직각 성분은 서로 상쇄되고 따라서 DSM 비데오 신호의 직각 성분은 실제로 0이 된다. 하지만 신호의 SSM 부분의 직각 성분은 소거되지 않고서 제1도를 참고로 상술된 바와 같이 고스트 신호로서, 변조된 비데오 신호의 동상 부분을 간섭할 수 있다.

변조된 비데오 신호 S(t)의 동상 및 직각 성분은 다음식에 의해 규정된 등가적 복소 기저대역으로 표시될 수 있다.

S(t) =S_I(t) +jS_Q(t) (5)

여기서 j는 -1의 제곱근에 상당하는 복소량이며, S_I(t)와 S_Q(t)는 신호 S(t)가 영상 반송파 신호와 동상이며 직각 위상인 신호를 이용하여 동기적으로 복조된 경우 얻어질 수 있는 기저대역 신호이다. 신호 S(t)는 고스트 왜곡 신호 R(t)를 발생하도록 다중 경로 전송 채널에 인가된다. 상술된 바와 같이 테딕의 참고 논문에서, 단열 고스트 신호는 식 4에 의한 Z변환 표시법으로 표현될 수 있는 전달함수 TC를 갖는 순환 필터에 의해 신호 R(t)로부터 실질적으로 소거될 수 있다.

TC=1/(1+HZ^-K) (4)

다중 고스트에 대해서는 상기 식(4)는 다음과 같이 전개될 수 있다.

(6)

S(t)와 R(t)은 복소수 신호이기 때문에 복소수 계수를 갖는 필터인 복소수 고스트 소거 필터를 사용하는 것이 바람직하다. 따라서, 각각의 계수 h_K는 다음 방정식을 만족시킨다.

h_K= a_K+jb_K(7)

각 고스트 신호의 상대 지연 시간 Z^-l내지 Z^-M을 알고 있다고 가정하면, 필터 계수 h₁내지 h_M은 에스·제이. 오로파니디스가 저술한 최적 신호 처리 입문이란 책자 제6.3장에 기슬된 Widrow-Hoff 최소 자승평균 알고리즘에 유사한 적합성 알고리즘을 이용하여 발생될 수 있다.

다음에 설명되는 실시예에서, 고스트 소거 필터 계수가 아직 계산되지 않은 채널에 수상기가 동조될때 모든 계수는 초기에 0으로 세트된다. 이후 초기의 몇몇 필드 주기 동안, 각 계수값은 기존 계수값을 연속적으로 갱신함으로써 계산된다.

계수값은 수직 동기 펄스의 첫번째 톱니 펄스와 6번째 등화 펄스 사이의 간격 동안 발생된 트레이닝 신호에 응답하여 필드당 한번씩 갱신된다.

상기 간격동안 텔레비전 신호의 파형은 제3도에 도시되어 있다. 상기 파형의 제1부분은 수평 라인 주기의 0.46배(0.46H) 동안의 지속 시간과 0 IRE 단위의 공칭 진폭을 갖는다. 상기 파형의 제2부분은 수직동기 펄스의 전연부(leading edge) 다음에서 0.43H의 지속 시간과 -40 IRE 단위의 공칭 진폭을 갖는다. 잡음이 없는 경우, 파형의 제2부분에서 -40 IRE 단위로부터의 편차는 지연되고 감쇄되며, 수직 동기의 전연부의 가능한 위상변이 형태의 결과인 것으로 추측된다.

트레이닝 신호 파형의 제2부분 동안, 신호 R(t)의 동상 및 직각 위상 성분 r_I(t) 및 대(t) 각각은 보정용 필터에 인가된다. 필터(S_I(t) 및 S_Q(t))에 의해 제공된 보정 신호는 각각 -40 IRE 및 0 IRE 기준값으로부터 감산이 된다. 고스트 신호에 대응하는 단계 전이에 대한 시간 지연 기간에서 이들 차신호의 값은 필터 계수값의 정도를 제공한다. 상기 에러 신호 값은 다음 식에 의해 표현될 수 있는 알고리즘에 따라 계수를 갱신하는데 사용이 된다.

(8)

상기 식에서 h_K(i+1) 및 h(i)항은 특정의 Z^-K지연 기간과 연관된 필터 계수의 새로운 값과 현재의 값을 각각 나타내는 복소수 값이다. 계수 μ는 예를들어 2^-14의 값을 가질 수도 있는 스칼라적 적합 상수이다. 상기 값은 최적의 계수값(큰 μ)에 대한 신속한 수렴과 수렴시의 값(각은 μ)의 작은 에러 사이에서의 절충을 나타낸다. 항

은 고스트 소거 필터에 의해 발생된 현재의 동상 및 직각 샘플 값, 즉 필터 계수 h_K의 현재 근사치 h_K(i)를 사용하여 발생된 보정 샘픔값을, 나타내는 복소수 값이다. 항 S_REF은 고스트 신호가 없을때 트레이닝 신호의 제2부분의 동상 및 직각 위상값을 나타내는 복소수 값이다. 항

의 현재 샘플 주기 n이전에 k 샘플 주기에서 발생하는 샘플값

의 공액 복소수(첨자 * 로 표시된)이다. 수직동기 펄스의 전연부에 대해 k 샘플 주기 만큼 지연된 고스트 신호에 대해서,

의 동상 및 직각 위상샘플값은 샘플 S₁(n)의 고스트 신호 성분에 대응하는 수직 동기 파형의 값을 나타낸다.

계수값을 갱신하는 과정은 대응 에러값

의 크기가 소정의 임계치 이하로 떨어질때까지 계속된다. 상기 임계치는 신호 R(t)의 크기와 그 신호대 잠음비의 함수이다. 만약 어느 에러값이 소정의 임계치보다 작은 값으로 수립되지 않는다면, 이는 고스트 소거 필터가 불안정하다는 것을 나타낸다. 실례로 고스트 신호의 레벨이 직접 신호 레벨보다 클때 불안정 상태가 생긴다. 만약 비수렴 에러값이 검출된다면, 상기 에러값에 대응하는 필터 계수 h_K는 0으로 세트되는 것이 바람직하다.

현재까지 논의된 사항은 직접 신호에 대한 고스트 신호의 시간 지연 Z^-K를 알고 있는 것으로 가정하였다. 이하에 설명되는 본 발명의 실시예는 지연값을 결정하는 2가지 방법에 대해 기술하고 있다. 설명될 첫 번째 실시예에서, 고스트 소거 필터는 트레이닝 신호의 제2부분에 있는 각 샘플링 지점에 대응하는 지연 요소 및 계수값을 갖도록 확장이 된다. 고스트 신호 지연값에 대응하는 시간 지연값 Z^-K에 대해서 필터 계수값은 상술된 알고리즘에 따라 발생된다. 그러나 고스트 신호 지연에 대응하지 않는 시간 지연값에 대해서는, 보정된 신호 S₁와 기준값 사이의 차이가 0 으로 되어 상기 지연 Z^-K과 연관된 필터 계수 h₁는 0 으로 유지되어야 한다.

본 발명의 제2실시예는 비교적 적은 수의 필터단(즉,5단)을 이용하여, 동일한 수의 고스트 신호의 시간 지연값을 결정하도록 상관기(correlator)를 포함한다. 필터단에서 지연 소자는 각 고스트 신호의 지연 시간을 정합시키기 위해 세트된다. 상관기는 계수 갱신 주기보다 앞서는 시간 간격에서 작동하며, 계수를 갱신하기 위해 이용된 바와 같은 동일한 트레이닝 신호를 이용한다. 상관 및 계수 갱신 작동은 시간적으로 일치하지 않기 때문에, 이들을 위해 같은 필터 소자가 사용될 수 있다. 상관기의 상세한 구조 및 작동은 제7도를 참고로 하여 다음에 설명하기로 한다.

도면에서, 굵은 화살표는 다중 비트 병렬 디지탈 신호용 버스를 나타내며, 선화살표는 아날로그 신호 또는 단일 비트 디지탈 신호를 전달하는 연결부를 나타낸다. 장치의 처리 속도에 따라 어떤 신호 통로에서는 지연의 보상이 요구될 수 있다. 디지탈 신호 처리 회로 설계의 기술에 숙면된 사람은 특정 시스템에서 그러한 지연이 필요한 곳을 알 수 있을 것이다.

제2도에 있어서, 텔레비전 수상기의 신호 처리부가 도시되어 있다. 무선 주파수(r.f.) 신호는 안테나(208)에 의해 수신되어 동조기와 IF 회로(210)에 인가된다. 실례로 IF 회로(210)는 종래의 텔레비전 동조기와 중간 주파수(IF) 필터 및 증폭기를 포함한다. 본 실시예에 있어서, IF 필터의 통과 대역은 변조된 음성 인터캐리어(modulated sound intercarrier)신호를 포함하는 것이 바람직하다.

회로(210)에 의해 반성된 IF 신호는 통과대역 합성 비데오 신호(CV)를 발생하는 통상의 포락선 검출기(242)에 인가된다. 통상의 동기 분리기 회로(244)는 합성 비데오 신호로부터 합성 동기화 신호(CS)를 소거하기 의해 신호(CV)에 응답한다. 또한 동기 분리기 회로(244)는 비데오 신호의 각 수명 라인으로부터 칼라 동기화 버스트 신호 성분을 추출하는데 사용될 수 있는 버스트 게이트 신호(BG)를 발생한다.

합성 동기화 신호(CS)에 응답하는 검출기(246)는 수직 동기화 펄스 간격보다 앞서는 최종(6번째) 전치등화(preequalization) 펄스를 검출한다. 검출기 회로(246)는 합성 비테오 신호의 각 필드의 6번째 전치 등화 펄스와 실절적으로 일치하는 출력 펄스 신호(VS)를 발생한다. 상술된 바와 같이 상기 펄스는 고스트 신호의 상대 지연을 결정하고 고스트 소거 필터의 계수를 조정하는데 사용이 될 수 있는 트레이닝 신호를 배치하는데 사용될 수 있다.

동조기 및 IF 회로(210)에 의해 발생된 신호는 제l동기 검출기(220), 영상 반송파 추출기 회로(222) 및 제2동기 검출기(230)에 인가된다. 영상 반송파 추출기 회로(222)는 직접 비데오 IF 신호의 영상 반송파와 위상 및 주파수가 정열된 제1기준 신호를 발생한다. 상기 제1기준 신호는 제1동기 검출기(220)에 인가되고 90°,이상기 회로(224)에 인가된다.

상기 이상기 회로(224)는 제2기준 신호를 발생하며, 제1기준 신호에 대해 직각 위상 관계이다. 상기 제2기준 신호는 제2동기 검출기(230)에 인가된다.

동기 검출기(220,230)는 IF 신호를 각각 동상 및 직각 위상 성분으로 복조시킨다. 동상 신호는 디지탈 신호(RI)를 발생하기 위해 시스템 클럭 신호(CK)에 응답하는 아날로그-디지탈 변환기(ADC)(232)에 인가된다. 마찬가지로, 직각 위상 신호는 ADC(234)에 인가되어 클럭 신호(CK)에 응답하여 디지탈 신호(R_Q)를 발생한다. 실례로 NTSC 칼라 부반송과 주파수(fc)의 3배와 같은 3fc를 가질 수 있는 클럭 신호(CK)가 다음에서 설명되는 위상 고정 루프(PLL)에 의해 발생된다.

신호(R_I, R_Q)는 고스트 소거 프로세서(280)와 마이크로 프로세서(282)에 인가된다. 다음에서 설명되는 바와 같이 고스트 소거 프로세서(280)는 복소수 샘플 데이타 IIR 필터를 포함한다. 마이크로 프로세서(282)의 제어하에서 소거 프로제서(280)는 어떤 고스트 신호도 실질적으로 소거된 직접 신호의 동상 성분의 근사치인 신호(S_I)를 발생하기 위해 고스트 포함 신호(R_I, R_Q)를 여파시킨다. 신호(S_I)는 디지탈 신호 S_I를 나타내는 아날로그 통과 대역 합성 비데오 신호를 발생하는 디지탈-아날로그 변환기(DAC)(286)에 인가된다.

상기 아날로그 기본 대역 합성 비데오 신호는 합성 비데오 신호의 각 수평 라인으로부터 칼라 동기화 버스트 신호를 분리하기 위해 버스트 게이트 신호(BG)에 응답하는 종래의 버스트 분리기(288)에 인가된다. 분리된 버스트 신호는 예를 들어 약 3fc의 공진 주파수를 갖는 공진 크리스탈(261)을 포함하는 통상의 PLL(260)에 인가된다. PLL(260)은 3fc 클럭 신호(CK)를 제공하기 위해 버스트 신호에 의해 제어된다.

DAC(286)로부터의 합성 비데오 신호는 통상의 비데오 신호 프로세서(290)와 인터캐리어 음성 IF 증폭기 및 검출기 회로(292)에 인가된다. 비데오 신호 프로세서(290)는 표시 장치(도시하지 않았음)에 인가되기 위한 적, 녹, 청 일차 칼라 신호(R, G 및 B)를 발생하기 위해 이들 성분을 처리하고 합성 비데오 신호로부터 휘도 및 색도 성분을 분리하는 회로를 포함한다. 인터캐리어 음성 회로(292)는 합성 비데오 신호로부터4.5MHZ 음성 반송파를 분리하기 위한 공진 동조 회로와 오디오 신호를 발생시키기 위한 4.5MHZ IF 증폭기 및 FM 검출기를 포함한다. 오디오 신호는 스피커(도시치 않음)에 인가를 위한 오디오 신호를 발생하는 오데오 신호 처리기(94)에 인가된다.

마이크로 프로세서(282)는 직접 메모리 억세스(DMA) 명령어, 표준 연산 명령어를 포함하며, 인터럽트처리 능력이 있는 현재 구할 수 있는 많은 마이크로 프로세서중 어느 것일 수도 있다. 마이크로 프로세서(282)는 랜덤 억세스 메모리(RAM)(284)에 접속된다. 마이크로 프로세서(282)는 현재 선택된 채널을 표시하는 회로(2l0)로부터 신호(SEL)와, 검출기(246)에 의해 제공되는 신호(VS)와, 클럭 신호(CK) 및 다음에서 설명되는 고스트 소거 프로세서(280)로부터 여러가지 신호를 수신한다.

펄스 신호(VS)에 응답하여, 마이크로 프로세서(282)는 6번째 등화 펄스 다음의 간격 동안 생기는 512개의 R_I및 R_Q를 RAM(284)에 기억시키기 위해 DMA 명령을 실행한다.

512개의 샘플은 입력 신호의 한 수평 라인 주기의 약 3/4을 구성하며, 수평 동기 펄스의 전연부를 나타내는 샘플을 포함한다.

다음 필드 주기에서, 마이크로 프로세서(282)는 수직 동기 펄스의 전연부를 찾기 위해 상기 기억된 샘플을 조사한다. 상기 전이는 고스트 소거 필터에 의해 사용된 계수를 발생하기 위한 트레이닝 간격의 개시를 표시한다. 수직 동기 펄스의 전연부의 타이밍을 결정하기 위해 샘플값을 조사하고, VS 펄스 다음에 샘플을 기억하는 초기화 순차는 측정 정밀도를 증가시키기 위해 여러 필드 구간에 걸쳐 반복될 수 있다.

초기와 순차의 두번째 생성물은 수직 동기 펄스의 상부의 진폭을 나타내는 기준값 h_REF및 Q_REF이다. 단계의 전이이후 즉시 측정된 상기 값은 여러 필드에 걸쳐 평균화된다. h_REF및 Q_REF의 공칭값은 -40 IRE 및 0 IRE이다. I_REF및 Q_REF의 값과 계수 갱신 신호(CU)는 마이크로 프로세서(282)에 의해 고스트 소거 프로세서(280)에 인가된다.

제4도는 고스트 신호가 보정될 수 있는 구간을 한정하는 M개(예, 256)의 연속적인 샘플 주기 각각에 대해 하나의 순환 필터단을 포함하는 고스트 소거 프로세서(280)의 실시예의 블럭도이다. 도면에서는 단지 첫번째 3개의 단(420,440,460) 및 마지막 단(480)만 도시되어 있다. 각 단은 직접 신호에 대해 소정의 시간 만큼 지연이 된 고스트 신호를 보정하는 별개의 필터이다.

일반적으로 프로세서의 i번째단은 클럭 신호(CK)의 i주기의 상대 지연을 갖는 고스트 신호를 처리한다. 제4도에 도시된 프로세서는 적정한 필더 계수값이 트레이닝 파형을 사용하여 결정되는 계수 갱신 모드, 다중 경로 왜곡을 소거하기 위해 비데오 신호가 최적의 계수값을 이용하여 처리되는 고스트 소거 모드인 2개의 모드를 갖는다. M단의 필터는 모두 동일함으로 단지 하나의 단(420)에 대해서만 상세히 기술하기로 한다.

ADC(232,234)로부터의 입력 신호(R_I, I_Q)는 각각의 감산기(404,402)에 인가된다. 고스트 소거 모드에서, 감산기(404,402)는 M 필터단에 의해 발생된 동상 및 직각 보정 신호를 신호(R_I, R_Q)로부터 감산하여 각 신호(S_I, S_Q)를 발생한다. 상기 신호는 전송 채널에 인가된 무왜곡 신호(S)의 동상 및 직각 성분에 가깝게 한다. 신호(S_I)는 고스트 소거기의 출력 신호이다.

그러나 계수 갱신 모드에서, 필터 계수는 최적의 값이 아니다. 그래서 감산기에 의해 제공된 신호

는 상당한 고스트 신호 성분을 포함할 수 있다. 트레이닝 신호의 제2부분의 진폭이 일정해야 하고 값을 알아야 하기 때문에, 고스트 신호 성분의 진폭은 상기 알고 있는 신호값과 신호

사이의 차로서 결정된다. 신호

의 고스트 신호 성분(E_I)은 트레이닝 신호의 제2부분동안 S_I의 값을 감산기(406)에서 기준값(I_REF)으로부터 감산하고, 리미트 회로(407)에서 40 IRE보다 적은 크기를 갖는 차샘믈을 제한시켜 측정이된다.

마찬가지로, 감산기(410)는

샘플을 기준값(Q_REF)으로부터 감산하고, 리미트 회로(411)는 40IRE 이하가 되도록 상기 차의 크기를 제한하여 신호

의 고스트 신호 성분을 나타내는 신호(E_Q)를 발생한다.

신호(E_I, E_Q)는 에러 신호로 볼 수 있는데, 이는 이들이 고스트 소거기에 의해 소거되지 않은 고스트 신호를 나타내기 때문이다. 신호(E_I, E_Q)는 고스트 소거 프로세서의 M단 각각에 병렬로 인가되어 필터 계수를 갱신하고 에러 신호를 모니터하는 마이크로 프로세서에 인가되어 필터가 안정되게 한다. 단일 트레이닝 신호에 대한 E_I와 E_Q의 값은 예를들어, 마이크로 프로세서(282)에 대한 DMA 명령을 통해 RAM(284)에 직접 전달된다.

각 신호(E_I, E_Q)는 트레이닝 신호의 제2부분에서 각 M 샘플 주기에 대해 하나의 샘플을 포함한다. 고스트 소거 프로세서(280)의 각 단은 필터 계수가 갱신되는 동안 상기 에러 각각의 다른쌍에 응답한다. 상기필터의 각 단은 인에이블링 신호(EC₁내지 EC_M) 각각의 다른것에 의해 대응 에러 신호값이 이용가능할 때 인에이블된다. 제1단(420)에 도시된 바와 같이 신호(EC₁)는 다수의 AND 게이트(422,424) 각각의 제1입력 단자에 인가된다. AND 게이트(422)의 제2입력단자는 에러신호(E_Q)의 각각 다른 비트를 수신하기 위해 접속이 되며, 반면, AND 게이트(424)의 제2입력 단자는 에러 신호(E_I)의 각각 다른 비트를 수신하기위해 접속이 된다. 그래서, 에러 신호(E_I, E_Q)는 신호(EC₁)가 논리 1일때만 계수 갱신 회로(421)에 인가된다.

신호(EC₁내지 EC_M)는 계수기(428)에 의해 제공된 값에 응답하여 M개 디코더(426)중의 첫번째에 의해 발생된다. 계수기(428)는 클럭 신호(CK)의 펄스를 계수하기 위해 마이크로 프로세서(282)에 의해 제공된 신호(CU)에 의해 인에이블된다. 신호(CU)는 트레이닝 신호의 제2부분 동안만 그리고 계수가 갱신되는 동안만 계수기를 인에이블시키는 논리 0이다. CU가 논리 1일 때, 0의 계수기 값은 디코더(426)에 인가되고, 모든 출력 신호(EC₁내지 EC_M)는 논리 0의 값을 갖는다.

수직 동기 펄스의 전연부 다음, 계수 갱신 주기 동안, 계수기(428)는 인에이블되고, 1 내지 M으로부터의 클럭 신호(CK)의 연속적인 펄스에 의해 값이 증가된다. 계수기 값은 디코더(426)에 인가되어 디코더(EC₁내지 EC_M)의 대응 출력 신호가 클럭 신호(CK)의 한 주기 동안 논리 0에서 논리 1로 전환되게 한다. 신호(EC₁내지 EC_M)의 타이밍은 마이크로 프로세서(282)에 의해 제어되어 수직 전이 다음의 K번째 샘플 주기에 대응히는 에러 신호값(E_I, E_Q)은 대응 인에이블링 신호(EC_K)가 논리 1일때 K번째 필터단에 인가된다.

첫번째 고스트 소거단(420)에서, 에러 신호(E_I, E_Q)는 계수 갱신 회로(421)의 2개 입력 단자에 인가된다. 계수 갱신 회로(421)의 다른 2개의 입력 단자가 접속되어 지연 소자(416,416) 각각에 의해 클럭 신호(CK)의 한 주기가 지연된 신호

를 수신한다. 프로세서의 각 단은 앞 단의 대응 지연 소자에 접속된 414및 416과 유사한 지연단을 포함하여 각 단에 인가된 신호

는 클럭 주기보다 크게 연속적으로 지연된다. 지연된 또는 지연되지 않은 신호

를 칭하는데 혼란을 피하기 위해 감산기(402,404)의 출력 단자에서 얻어지는 신호

의 샘플은

및

으로 부르기로 하며, 반면 주어진 단(K)의 지연 소자에 의해 제공된 샘플은

및

로 칭하기로 한다. 계수 갱신 모드에서, 샘플값

및

는 트레이닝 파형에서 단계의 전이 바로 다음의 동상 및 직각 샘플값에 대응한다.

계수 갱신 알고리즘에서 사용된 샘플된

및

는 모든 필터단에 대해 같은 값을 갖는다. 그래서 상기 값 대신에 열정한 값이 사용될 수 있으며, 단일 쌍의 샘플은 모든 필터단에 대해 사용될 수 있다는 것이 고려되어야 한다.

제5도는 본 발명에 적합하게 사용될 수 있는 계수 갱신 회로(421)의 블럭선도이다. 에러신호(E_I, E_Q)의 샘플은 복소수 체배기(510)의 한 세트의 실수 및 허수 입력 단자에 인가된다.

샘플값

는 2의 보수 회로(512)에 의해 보수로 된다. 샘플

와 보수화된

는 설수 및 허수항

및

각각을 갖는 복소수 값의 공액 복소수를 형성한다. 상기 공액 복소수 값은 복소수 체배기(510)의 제2입럭 단자 세트에 인가된다. 체배기(510)의 출력 신호는 상기 식(8)의 복소수적산항

에 대응한다. 복소수 체배기(510)는 이후에 설명하는 제6도에 도시된 것과 동일할 수도 있다.

복소수 체배기(510)에 의해 제공된 적산의 실수 및 허수 성분은 샘플 스케일링 회로(517,5l3)에 인가된다. 상기 회로(513,517)은 적합 상수 A로. 각 실수값과 허수값을 체배시킨다. 본 실시예에서 상수 A는 예를들어 2^-13일 수도 있으며 식(8)의 계수 2μ에 대응한다.

회로(513,517)에 의해 실행되는 샘플 스케일링은 샘플 스케일링이 별도의 회로에 의해 이루어지는 경우(즉, 체배기의 출력 신호를 하위 비트 위치로 변이시켜) 사용될 수 있는 비트 라인보다 13비트 정도로 상위비트인 체배기(510)의 출력 신호의 비트 라인을 이용하여 실행될 수도 있다. 또는, 스케일링은 다음에 설명하는 바와 같이 가산기와 감산기의 복잡성을 감소시키기 위해 체배기와 가산기/감산기 사이에서의 복소수 체배기(510)에서 실행될 수 있다.

각 회로(513,517)로부터 스케일된 실수 및 허수(I 및 Q) 샘플은 가산기(514,518)에 각각 인가된다. 가산기(514,518)의 출력 단자는 이전의 계수값(h_K(i) = a_K(i) + jb_K(i))를 포함하며, 제 2 입력값을 가산기(514,5l8)에 제공하는 각 래치(516,520)에 접속된다. 가산기에 의해 래치에 제공된 값은 복소수 계수 h_K(i+l)를 구성하는 계수값 a_K(i+1) 및 b_K(i+1)이다.

제5도에 도시된 계수 갱신 회로는 식(8)으로 표시된 계수 갱신 알고리즘을 실행한다.

래치(516,520)는 신호(RESET K)에 상호 접속된 리셋 입력 단자를 갖는다. 다시 한번 제4도를 참고하면, 고스트 소거 프로세서의 각 단은, 마이크로 프로세서(282)에 접속된 리셋 입력 단자(RESET 1 내지RESET M)를 포함한다. 갱신 알고리즘의 일부로서 마이크로 프로세서는 계수 갱신 모드에 들어가기 전에 모든 래치를 리셋(모든 계수를 0에 셋팅)한다. 리셋 입력 단자는 또한 계수가 프로세서를 불안정하게 할 수 있다고 판단이 된 경우 계수를 0에 세트시키기 위해 마이크로 프로세서에 의해 사용된다.

계수 갱신 회로(421)에 의해 제공된 계수값(a_l, b_l)은 복소수 체배기(418)의 실수 및 허수 입력 단자의 세트에 인가된다. 지연된 샘플

과

은 체배기(418)의 제2세트의 실수 및 허수 입력 단자에 각각 입력된다. 실례로 복소수 체배기(418)는 하기에 설명되는 제6도에 도시된 바와 동일할 수 있다. 복소수 체배기(418)에 의해 제공된 실수(동상) 및 허수(직경) 값은 신호에 대해 클럭 신호(CK)의 한 주기만큼 지연된 고스트 신호에 대한 보정 신호를 표시한다.

갱신 및 고스트 소거 모드에서, 고스트 소거 프로세서의 각 M단은 상기 단과 연관된 지연 시간과 거의 같은 시간 크기로 주 신호에 대해 지연된 고스트 신호를 보상하기 위해 동상 및 직각 위상 보정 신호를 발생한다. 즉, 각 단(K)은 직접 신호에 대해 K 샘플 주기만큼 지연된 고스트 신호를 보정하는 신호를 발생한다.

각 단에 의해 발생된 신호는 한쌍의 가산기 트리(adder tree)에서 보다 큰 지연값을 갖는 단으로부터의 대응 신호와 결합이 된다. 가산기(430,432)는 첫번째 고스트 소거단(420)을 위한 가산기 트리에 있는 노드이다. 복소수 체배기(418)에 의해 발생된 동상 및 직각 보정 신호가 각 가산기(430,432)의 첫번째 입력 단자에 인가된다. 가산기(430,432)의 다른 입력 단자는 가산기(450,452)의 출력 단자에 각각 접속된다. 가산기(450)는 단계(2 내지 M)로부터 결합된 동상 보정 신호를 제공하며, 가산기(452)는 단계(2 내지 M)로부터 결합된 직각 위상 보정 신호를 제공한다.

가산기(430,432)에 의해 발생된 신호는 필터단(1 내지 M)으로부터 결합된 동상 및 직각 위상 보정 신호이다. 결합된 동상 보정 신호는 감산기(404)에 의해 신호(R_I)로부터 감산되어 신호

를 발생하고, 결합된 직각 보정 신호는 감산기(402)에 의해 신호(R_Q로부터 감산이 되어 신호

를 발생한다. 고스트 소거 프로세서에 사용된 단계의 수(M)에 따라 각 단계에 의해 제공된 지연 크기가 조정될 필요가 있다. 이는 상기단계에 의해 반성된 보정 신호가 가산기 트리를 통해 감산기(402,404)에 적절하게 인가되기 위한 충분한 시간을 갖게 한다.

제6도는 본 발명에 적당히 사용될 수 있는 복소수 체배기의 블럭도이다. 제6도에서, 첫번째 실수(동상)및 허수(직각)값(I₁, Q_l)은 각 체배기(610,612)에 인가된다.I₁및 Q₁은 체배기(616,618)에 각각 인가된다. 제2실수 및 허수값(I₂, Q₂)은 체배기(616,618)에 각각 인가된다. I₂및 Q₂각각 체배기(610,612)에 각각 인가된다.

체배기(610)는 I₁과 I₂의 적산을 형성하고, 그 결과를 감산기(6l4)에 인가한다. 체배기(612)는 Q₁과 Q₂의 적산을 형성하여 그 결과를 감산기(614)에 인가한다. 감산기(614)는 I₁과 I₂의 적산으로부터 Q₁과 Q₂의 적산을 감산하여 실수 출력값(l3)을 발생한다. 체배기(616,618)는 I₂및 Q₁과 I₁및 Q₂의 적산을 각각 형성하고 상기 적산을 합하는 가산기에 인가하여 허수 출력값(Q₃₀을 발생한다.

상술된 바와 같이, 게4도에 도시된 고스트 소거 프로세서는 마이크로 프로세서(282)에 의해 제어된다. 제8a,8b 및 8c 또는 초기화, 계수 갱신 및 고스트 소거등의 3가지 작동에서 마이크로 프로세서의 각 제어흐름을 설명하는 흐름도이다.

제8a도에서 마이크로 프로세서는 전원이 수신기에 인가되거나 또는 새로운 채널이 선택되었을때 초기화상태로 들어간다. 내부 가변 FN(필드수에 대한 코드)가 0으로 세트되고(812), 마이크로 프로세서(282)는 6번째 등화 펄스 검출기(246)로부터의 VS펄스 신호를 기다린다(814). VS펄스가 발생할때 마이크로 프로세서(282)는 각 신호(R_I, R_Q)의 512개 샘플을 RAM(284)의 소정 위치로 전달하기 위해 DMA 명령을 실행한다(816). 펄스(VS) 다음의 필드 주기 동안 마이크로 프로세서는 동상 샘플(R_I)에서 가장 큰 단계 변이를 찾기 위해 기억된 샘플을 조사한다. 상기 전이는 수직 동기 펄스의 전연부가 된다.

상기 변이 바로 다음의 샘플 주기는 트레이닝 신호의 제2부분의 개시를 표시한다. 첫번째 기억된 R_I샘플에 대한 상기 샘플 주기의 수는 펄스(VS)에 대한 수직 동기 펄스의 타이밍을 규정한다. 상기 샘플수는 내부 변수(Ts)로 기억된다. 변이의 바로 다음에 생기는 샘플(R_I, R_Q)의 값은 상술된 바와 같이 고스트 소거 프로세서에 의해 사용되는 값 h_REF및 Q_REF이다.

TS 및 h_REF와 Q_REF의 값은 제어 단계(820,822) 및 단계(8l4)에 대한 분기에 의해 도시된 바와 같이 잡음을 보상 하기 위해 5개 필드 간격에 대해 평균된다. 상기 값이 결정되었을때 마이크로 프로세서는 I_REF및Q_REF의 값을 고스트 소거 프로세서에 기억시키며(824), 펄스를 각 M 필터단의 리셋 입력 단자에 인가하여 계수값을 0으로 세트시킨다.

제어 흐름도에서 단계 A(828)는 초기화 모드의 종료 및 계수 갱신 모드의 개시를 표시한다. 제8b도에서 계수 갱신 모드에서 제1단계(830)는 변수 FN을 리셋시킨다. 마이크로 프로세서는 VS 펄스를 기다리며(832) FN을 증가시킨다. VS펄스를 수신한 다음, 마이크로 프로세서는 클럭 신호(CK)의 펄스를 계수하며(836), 제4도의 계수기(428)에 인가된 신호(CU)를 리셋한다.

CU가 0일때, 고스트 소거 프로세서는 계수값을 갱신 한다. 동시에, DMA명령을 통해 마이크로 프로세서 각 에러 신호 E_I및 E_Q의 M=256 샘플을 기억한다(840). 상기 샘플이 얻어졌을때(842), 샘플 주기 Ts+256에서 마이크로 프로세서는 신호(CU)를 논리 l에 세트시키고(844), 상기 필드를 위한 계수 갱신 작동을 종료한다.

E_I및 E_Q의 기억된 값은 모든 에러값이 소정의 임계치 이하로 수렴되는 경우 이전에 처리되었던 대응값에 대해 마이크로 프로세서에 의해 검색된다(846). 수립을 결정하기 전의 소정 시간(예, 1초) 동안 에러값을 모니터하는 것이 이루어진다. 상기 지연은 어떤 에러값도 변하지 않도록 하는 것이 중요하다.

모든 값이 수립된 경우, 제어 흐름은 계수 갱신 모드의 종료와 고스트 소거 모드의 개시를 표시하는 단계(852)로 이어진다. 모든 에러값이 2초(120 필드 주기)이후 수렴되지 않은 경우, 마이크로 프로세서는 가능한 진동 또는 발산 에러값(850)에 대응하는 계수를 리셋하고 다음 단계 B로 이어진다.

제8c도는 고스트 소거 모드에 대한 제어 흐름도를 나타낸다. 상기 모드에서, 마이크로 프로세서는 가변FN을 리셋시키고(854), 각 필드 주기를 리셋시키며(856), 1200 필드 주기가 생길때까지(20초)(860)이를 증가시킨다(858). 이러한 상태가 되었을때, 마이크로 프로세서 이전에 계산된 계수를 세부적으로 구분하기 위해 계수 갱신 모드를 시작하는 단계(A)로 분기한다.

제7도는 고스트 소거 프로세서의 또다른 블럭 다이어 그램이다. 제7도에 도시된 프로세서는 단지 5개의 단(720,740,760,770,780)만을 포함하며, 이들 각각은 가변 지연 소자를 포함한다. 상기 지연 소자에 의해 제공되는 지연 시간의 크기는 직접 신호와 서로 다른 고스트 신호 사이의 시간 지연에 대응하도록 마이크로프로세서에 의해 제어된다. 그래서, 제7도에 도시된 프로세서는 5개의 고스트 신호를 보정할 수 있다.

이들 5개의 고스트 신호의 타이밍을 결정하기 위해 제7도에 도시된 고스트 소거 프로세서는 상관 필터로 구성될 수도 있다. 상관 및 고스트 소거 모드에서 고스트 소거 프로세서의 작동을 이해하기 위해 궤환 통로에서 유한 충격 응답(FIR) 필터를 포함하는 IIR 필터로서 프로세서를 고려해 보면 도움이 된다. 고스트 소거 모드에서 프로세서는 고스트 신호를 상세시키기 위해 적당한 지연 및 계수값을 갖는 IIR 필터로 구성된다. 그러나 상관 모드에서, 궤환 통로는 단절 되고 프로세서는 FIR 필터로 구성이 된다.

5개단의 상기 필터에 의해 사용되는 지연값은 각 1,2,3,4 및 5의 샘플 주기이며, 계수는 다음에서 설명하는 직접 신호의 수직 동기 변이를 포함하는 5개 샘플로부터 얻어진다. 상관 모드에서, 프로세서는 정합된 상관필터로 구성된다.

마이크로 프로세서(282)와 제7도에 도시된 고스트 소거 프로세서(280)의 조합으로 4개의 별재 모드, 즉 초기화, 고스트 신호 상관, 계수 갱신 및 고스트 소거 모드를 작동한다. 초기화 모드는 제9a도를 참고로 다음에서 설명하는 바와 같이 제4도 및 제8a도를 참고로 상술된 것과는 다르다. 상기 모드에서, 마이크로프로세서는 6번째 등화 펄스 대해 수작 동기 펄스의 전연부의 타이밍을 결정하고 상관 계수를 발생하기위해 6번째 등화 펄스 다음의 512 샘플 주기에 대해 신호(R_I)의 진폭을 모니터한다.

제7도에서 각 ADC(232,234)에 의해 제공된 신호(R_I및 R_Q)는 감산기(704,702)에 각각 인가된다. 고스트 소거 모드에서, 감산기(704,702)는 상관 및 고스트 소거 필터(720,740,760,770,780)에 의해 반성된 결합된 동상 및 결합된 직각 보정 신호를 각 신호(R_I, R_Q)로부터 감산한다. 상기 모드에서, 감산기(702,704)는 보정된 신호

를 제공한다. 신호

는 고스트 소거 프로세서의 출력 신호이다.

그러나 상관 관계 및 계수 갱신 모드에서, 0값 샘플은 각 감산기(702,704)에 의해 R_I및 R_Q로부터 감산된다. 그래서 신호(R_I, R_Q)는 각 미분 회로(790,793)에 인가된다. 상기 각 미분 회로는 현재 샘플 바로전에 상기 회로에 인가된 샘플로부터 현재 인가된 샘플을 감산한다.

미분 회로(790,793)에 의해 제공된 차 샘플은 40IRE 이하의 값을 갖도록 각 리미트 회로(791,794)에 의해 제한된다. 상기 리미트 단계는 트레이닝의 제2부분 동안 생기는 노이즈 스파이크의 역효과를 감소시킨다. 리미트 회로(79l,794)에 의해 발생된 신호는 각 감산기(792,795)에 인가된다. 계수 갱신 모드에서 상기 감산기는 5개 필터단에 의해 발생된 상관 신호를 미분된 R_Q및 R_I신호로부터 감산하여 각 에러 신호(E_Q, E_I)를 발생한다. 신호(E_Q, E_I)는 계수값을 갱신하기 위한 계산을 수행하는 본 발명의 실시예에서 마이크로 프로세서(282)에 인가된다.

미분 및 제한된 R_I및 R_Q신호는 각 자승 회로(796,797)에 인가된다. 상기 회로는 각 샘플값 자체를 곱한다. 그리고 가산기(798)의 각 입력 단자에 이들의 출력 샘플을 제공한다. 가산기(798)는 자승된 차 샘플을 합하여 R_I및 R_Q신호의 벡터합의 크기에 대응하는 신호(MAG)를 발생한다. 신호(MAG)는 직접 신호에대해 5개 고스트 신호까지의 지연을 결정하기 위해 상관 관계 모드 동안 5개 필터단에 의해 이용된다.

신호

및 신호(MAG)는 멀티플렉서(706)의 각 차신호 입력 단자에 인가되고, 신호 소스(708)에 의해 제공된 0값 신호는 멀티플렉서(710)의 대응 입력 단자에 인가된다. 멀티플렉서(706,710)는 마이크로프로세서(282)로부터의 신호(MODE)에 의해 제어되어 차이 작동 모드 동안 적당한 신호가 필터단에 제공되게 한다.

신호(E_Q, E_I)는 시스템이 계수 갱신 모드에 있을때 트레이닝 주기 동안 제공되며, 신호(S_I, S_Q)는 시스템이 고스트 소거 모드에 있을때 제공되고, 소스(708)로부터의 0값 신호 및 신호(MAG)는 시스템이 상관 관계 모드에 있을때 제공된다. 멀티플렉서(706,710)로부터의 신호 출력은 5개의 상관 관계 및 고스트 소거단(720,740,760,770,780)에 병렬로 인가된다. 상기 5제 단은 구조적으로 동일하므로 단 하나의 단(720)만 상세히 실명하기로 한다.

멀티플렉서(706,710)에 의해 제공된 신호는 가변 지연 소자(714)에 인가된다. 가변 지연 소자(714)는 예를들어 각각 293개의 8비트 단을 갖는 2개의 프로그램 가능한 디지탈 시프트 레지스터를 포함하며, 하나의 레지스터는 멀티플렉서(706)에 의해 제공된 신호를 위한것이며, 다른 하나는 멀티플렉서(710)에 의해 제공된 신호를 위한 것이다. 시프트 레지스터 지연 시간만큼의 지연 시간으로 상기 신호가 마이크로 프로세서(282)에 의해 제공되는 지연 제어 신호(D_l)에 의해 제어된다. 멀티플렉서(710,706)로부터의 지연 신호는 각각 복소수 체배기(718)의 첫번째 실수 및 허수 입력 단자에 인가된다. 각 래치(721,722)로부터의 동상 및 직각 계수값(IC₁, QC₁)은 체배기(718)의 두번째 실수 및 허수 입력 단자에 인가된다. 값(IC_l, QC₁)은 마이크로 프로세서(282)에 의해 각 래치(721,722)에 응답된다.

복소수 체배기(718)에 의해 제공된 샘플은 고스트 소거 시스템의 다른 작동 모드에서는 다른 의미를 갖는다. 상관 모드에서, 실수 또는 동상 출력 샘플은 0이 된다. 왜냐하면, 소스(708)로부터의 0값 신호는 체배기(718)의 첫번째 실수 입력단자에 인가되고, 0값 계수는 두번째 허수 입력 단자의 인가되기 때문이다. 허수 또는 직각 위상 출력 샘플은 상관 필터의 제1단계의 출력을 나타낸다.

계수 갱신 및 고스트 소거 모드에서, 체배기(718)에 의해 샘플은 지연값(D_l)에 의해 표시된 시간만큼 직접 신호에 대해 지연된 고스트 신호를 위해 보정되는 신호를 나타낸다. 5개 단(720,740,760,770,780) 각각은 대응 복소수 체배기의 출력단자에서의 신호와 같은 신호를 제공한다.

체배기 각각의 의해 제공된 동상 및 직각 위상 신호는 각각 제1및 제2 가산기 트리에서 합산되고 디멀티플렉서(712,713)에 인가된다. 제1 가산기 트리는 가산기(730,750)와 필터단(760,770)에 있는 대응 가산기를 포함한다. 제2 가산기 트리는 가산기(732,752) 및 필터단(760,770)에 있는 대응 가산기를 포함한다. 상기 가산기 트리는 제4도를 참고로 기술된 가산기와 유사하므로 본원에서 설명하지 않기로 한다.

디멀티플렉서(712,713)는 상관 및 계수 갱신 모드동안 지연 소자(705,707)에 제1 및 제2가산기 트리의 출력 신호를 제공하는 고스트 소거 모드동안 각 감산기(702,704)에 출력 신호를 제공하기 위해 마이크로 프로세서(282)로부터의 모드 신호에 의해 제어된다. 상기 지연 소자(705,707)는 미분기(790,793)와 리미터(791,794)를 통해 처리 지연을 보상한다. 지연 소자(705,707)에 의해 제공된 샘플은 미분되고 제한된 R_I, R_Q신호로부터 각 감산기(792,795)에 의해 감산되어 에러 신호(E_I, E_Q)를 발생한다.

디멀티플렉서(712)의 출력 신호(COR)는 또한 상관 필터의 출력 신호이다. 상기 신호는 직접 신호에 대한 고스트 신호의 타이밍을 결정하기 위해 마이크로 프로세서(282)에 의해 사용된다.

제4도에 도시된 실시예에서와 같이 제7도에 도시된 고스트 소거 프로세서는 마이크로 프로세서(282)에 의해 제어된다. 제9a도 내지 9d도는 본 발명의 상기 실시예에 대한 4개의 작동 모드에서 마이크로 프로세서의 제어 흐름을 나타낸 흐름도이다.

제9a도에서 마이크로 프로세서는 전원이 수신기에 인가되었을때 또는 새로운 채널이 선택되었을때 초기화 상태로 들어간다(910). 내부 변수(FN)는 0으로 세트되고(912), 마이크로 프로세서는 6번째 등화 펄스 검출기(246)로부터의 신호(VS)의 다음 펄스를 기다린다(914). 펄스가 발생되었을때, 마이크로 프로세서는 변수(FN)를 증가시킨다.

VS 펄스의 발생과 동시에 마이크로 프로세서는 각 신호(R_I, R_Q)의 샘플을 RAM(284)의 소정 위치에 전달하기 위해 DMA 명령을 실행한다(512). 상술된 바와 같이, 제8a도를 참고로하면 상기 샘플은 수직 동기펄스의 전면부를 나타내는 샘플을 포함한다. 상기 마이크로 프로세서는 상기 샘플값이 진달될때까지 대기상태로 유지된다(917) .

펄스(VS) 다음의 필드 주기동안 마이크로 프로세서는 다음 시에 따라 각 쌍의 샘플 R_I, R_Q에 대해 값(m)을 계산한다(9l8).

m=(R_I(n) -R_I(n-1))²+((R_Q(n) -R_Q(n-1))²(9)

상기 값은 신호(R_I, R_Q)의 결합된 미분의 순간 크기에 대응한다. 샘플(M)은 트레이닝 구간동안 입력 신호에서 변이가 생기는 때를 제외하고는 거의 0값이 된다.

그래서 0이 아닌 값은 수직 동기의 전연부의 고스트에서와 수직 동기의 전연부에서 생긴다. 만약 M의 값을 그림으로 나타내면, 결과적인 파형은 수직 동기 펄스의 전연부에서 피크를 가지며, 샘플된 구간에 있는 수직 동기 펄스의 각 고스트에서 보다 작은 피크를 갖는다.상기 피크의 형태는 직접 및 고스트 신호의 상대 위상에 관계없이 거의 동일하다.

마이크로 프로세서(282)는 값(m)을 시험하고 내부 변수(Ts)를 가장 큰 피크의 중심 샘플에 대응하는 샘플값(즉, 펄스(VS)와 수직 동기 펄스의 전연부 사이의 샘플의 수)의 지수로 세트한다. 상기 지수를 갖는 샘플값, 그 바로 전의 2개 샘플 및 그 바로 다음의 2개 샘플은 정규화되며(각 샘플로부터 5개 샘플의 평균값을 감산하여),5개 상관기 계수로서 RAM(284)에 기억된다.

상관 계수(CCl, CC2, CC3, CC4, CC5)는 기억되어, 이들이 인출되는 샘플의 순서에 사용된다(예, CC3은 샘플 m의 가장 큰 피크값에 대응한다). 신호(R_I, R_Q에 있는 잡음을 보상하기 위해, Ts 및 CC1 내지 CC5의 값은 5개 피드 간격동안 평균화 된다(922).

가산기(798)에 의해 발생된 신호(MAG)는 마이크로 프로세서(282)에 의해 발생된 값(m)과 거의 같다. 단계 9l6에 있어서, 신호(MAG)의 샘플은 신호(R_I, R_Q의 샘플 대신에 RAM(284)에 전달될 수 있으며 식(9)에 의해 표현된 계산식은 단계(9l8)로부터 소거될 수 있다.

마이크로 프로세서(282)의 제어 흐름에서 다음 단계(924)는 필터 계수(IC. QC) 및 지연값(D)이 현재 선택된 체널에 대해 계산되어 기억이 된다. 만약 이들의 값이 기억된 경우, 이들은 단계(926)에서 고스트 소거 프로세서에 있는 대응 래치로 전달된다. 단계(928)에서 마이크로 프로세서는 제9b도를 참고로 다음에 기술되는 계수 갱신 모드로 들어간다.

그러나 만약 상기 채널에 대한 계수 및 지연값이 기억되지 않은 경우, 단계(925)에서 마이크로 프로세서는 상관 모드로 들어간다, 제9c도는 상관 모드에서 마이크로 프로세서(282)의 제어 흐름을 도시하는 흐름도이다. 제1단계(970)는 MODE 신호를 상관값에 세트시킨다. 다음 상관 계수(CC1 내지 CC5)는 각 버스(IC₁내지 IC₅)를 통해 5개 필터단의 I계수 래치에 로드되고 1내지 5샘플 주기의 지연값(D)은 각 5개 필터단(720,740,760,770,780)의 지연 소자내로 로드된다.

단계(974)에서 내부 필드 계수 변수(FN)는 리셋된다. 마이크로 프로세서(282)는 신호(VS)의 다음 펄스 동안 대기하며(976), 상기 펄스가 발생될때, FN을 증가시킨다. 단계 (978)에서 마이크로 프로세서는 펄스 다음의 Ts+r 샘플링 주기동안 대기하며 다음 신호(COR)의 293샘플을 취득하기 위해 DMA 명령을 실행한다. 샘플주기수(r)는 신호(R_I, R_Q)로부터의 신호(COR)를 발생하는 회로를 통한 처리 지연을 나타낸다. 마이크로 프로세서는 수직 동기 펄스의 천연부의 각 고스트에서 발성하는 샘플 지수(D)를 결정하기 전에 모든 샘플이 전달될때까지 마이크로 프로세서는 대기한다(982). 모든 고스트에 대한 샘플수는 5개 필드 간격동안 평균되어 잡음을 보상한다(984).

제7도에 있어서, 상관 관계 모드에서, 멀티플렉서(706)는 지연 소자(714)를 통해 복소수 체배기(718)의 허수(직각) 입력 단자중 하나에 신호(MAG)를 제공한다. 멀티플렉서(710)는 소스(708)로부터의 0값을 대응하는 실수(동상)입력 단자에 인가한다.

마이크로 프로세서는 버스(IC₁)를 통해 상관 계수(CC1)를 래치(722)에 인가하며, 0값을 버스(QC1)를 통해 래치(721)에 인가한다. 래치(721,722)는 제2허수 및 실수 입력값을 복소수 체배기(718)에 인가한다. 하나의 실수 입력값 및 허수 입력값은 0이 되기 때문에, 복소수 체배기(718)의 출력값은 0이 된다.

체배기(718) 및 단계(740,760,770,780)의 대응 체배기의 허수 출력값은 가산기(732,752)를 포함하는 가산기 트리에서 합산된다. 합산된 값은 마이크로 프로세서(282)로부터의 신호하에서 합산된 신호를 버스(COR)에 전달하는 디멀티플렉서(712)에 인가된다.

상기 구성에서, 고스트 소거 프로세서는 출력 가중 FIR 필터 역할을 한다. 상술된 바와 같이, 5개 단의 필터에 의해 이용된 지연값은 각각 1,2,3,4 및 5클럭 주기이며, 상기 필터의 가중 계수는 식(9)에 따라 수직동기의 전연부에서 신호(R_I, R_Q)로부터 계산된 5개 연속값(m)을 정규화하여 발생된다.

미분기(790,793), 리미터(791,794), 자승 회로(796,797) 및 가산기(798)는 트레이닝 신호 파형의 제2부분의 샘플에서 식(9)과 유사한 계산을 수행한다. 결과적으로 고스트 소거 프로세서는 상관 모드에서 정합된 상관 필터이다.

샘플(COR)에 의해 나타난 출력 신호의 파형은 수직 동기 펄스의 전연부의 고스트에 대응하는 샘플수에서 피크를 갖는다. 마이크로 프로세서(282)는 5개의 가장 큰 피크의 샘플수를 결정하며, 예를들어 D₁이 가장 작고 D₅가 가장 큰 샘플수인 경우 상기 피크를 값(D₁내지 D₅)으로서 기억한다.

제9c도에 있어서, 지연값(D₁내지 D₅)가 일단 결정되면, 마이크로 프로세서(282)는 단계(986)에서 버스(IC₁내지 IC₅및 QC₁내지 QC₅)를 통해 5개 필터단에 0계수값을 인가한다. 단계(928)에서, 마이크로 프로세서는 계수 갱신 모드로 들어간다.

계수 갱신 모드에서 마이크로 프로세서의 제어 흐름은 제9b도에 도시되어 있다. 첫번째 단계(930)는 신호(MODE)를 계수 갱신값으로 변화시키고, 내부 필드수 변수(FN)를 리셋한다. 다음 마이크로 프로세서는 신호(VS)의 다음 펄스를 기다리며, FN을 증가시킨다(932). 단계(936)에서, 마이크로 프로세서는 직접 메모리 억세스 명령을 통해 에러 신호 (E_I, E_Q)의 샘플을 얻기 위해 VS 펄스 발생후 Ts+r 샘플 주기동안 대기한다(940). 마이크로 프로세서는 메모리 억세스가 완료되는 동안 대기하며, 식(8)에서 기술된 것과 유사한 알고리즘을 이용하여 계수(IC₁내지 IC₅및 QC₁내지 QC₅)에 대한 새로운 값을 계산한다. 본 실시예에서 식(8)은

으로 된다 식(10)에서 h_K(i+1) 및 h_K(i)는 클럭 주기와 같은 시간 지연을 갖는 필터단에 대한 새로운 또는 이전의 계수값을 나타내는 복소수이다. 복소수 계수 h_K(i)는 다음과 같이 표현된다.

h_K(i) = IC_K(i) + jQC_K(i) (11)

항 E_I(n)은 직접 신호에 대해 K클럭 주기에 의해 지연된 고스트 신호의 2개의 수직 동기 펄스의 전연부 중심에서 에러 신호(E_I, E_Q)의 값을 나타내는 복소수 값이다. 신호(E_I, E_Q)가 미분 및 제한된 신호(R_I, R_Q)를 나타내기 때문에, S_REF에 대응하는 기준값은 0이다. 항 E^*(n-k)은 공액 복소수 E_I(O)를 나타내는 복소수값이다. 즉, E_I와 2의 보수 E_Q값은 직접 신호로부터 나온 수직 동기 펄스의 전연부의 중앙 샘플에 대한 것이다. 값 2μ는 스케일러 적응 상수로 예를들어 2^-13과 같을 수도 있다.

새로운 계수값이 계산되었을때, 이들은 적당한 필터단(944)의 래치내로 로드된다(944). 그리고 마이크로프로세서는 예를들어 1/2구간동안 수렴을 위한 에러 신호(E_I, E_Q)를 검색한다. 만약 에러 신호가 수렴이 되면(946), 제어 흐름은 고스트 소거 모드(952)로 이어진다. 만약 계수가 수렴되지 않는 경우(948), 마이크로프로세서는 단계(932)로 돌아가 120필드가 처리될 때까지(2초) 또다른 필드의 수직 동기 펄스를 처리한다. 만약, 에러 신호(E_I,E_Q)가 2초 후에도 수립되지 않으면, 마이크로 프로세서는 수렴되지 않은 에러값에 대응하는 계수(Ic, QC)를 리셋하고(950), 고스트 소거 모드(952)로 이어진다.

본 실시예에서, 고스트 소거 모드에 대한 제어 흐름은 제9d도에 도시되어 있다. 상기 흐름도는 신호(MODE)를 고스트 소거값에 초기 셋팅하는 것(954)을 제외하고는 제8c도의 흐름도와 동일하다.

제9a도의 단계(926)는 계수 갱신 모드에 들어가기 전에 기억된 특정 채널에 대해 앞서 계산된 값을 도시한다. 시청자는 상기 단계는 무시하며, 고스트 소거 시스템이 새로운 값의 지연(D)과 필터 계수(Ic, QC)를 상관시켜 계산하게 한다. 상기 옵션은 텔레비전 안테나의 위치가 바꿜 때마다 바람직하게 사용된다.

상술된 본 발명의 실시예는 디지탈 회로의 측면에서 기술하였지만, 전하결합 소자(CCD) 및 아날로그 연산 회로(가산기, 감산기 및 체배기)와 같은 아날로그 샘플된 데이타 회로를 사용하여 실시될 수도 있다.

Claims

트레이닝 신호 성분을 갖는 직접 신호와 반송파 신호를 변조시키는 지연된 직접(고스트) 신호를 포함하는 입력 신호 공급 입력 신호원(210)을 구비하는 다중 경로 왜곡을 보정하기 위한 시스템에 있어서, 상기 입력 신호원에 결합되어, 상기 반송파 신호와 동상인 제1기저대역 신호(R_I) 및 상기 반송파 신호와 직각위상인 제2기저대역 신호(R_Q)를 인출하는 인출 수단(220,222,224,230)과 : 상기 제1 및 제2기저대역 신호를 수신하도록 결합된 실수 및 허수 입력 단자와, 상기 입력 단자에 공급된 신호를 지연하는 지연 수단(414,416 : 714)과, 상기 지연 수단에 의해 제공된 신호를 복소수
필터 계수로 스케일링하는 수단(418 : 718)을 포함하며, 상기 고스트 신호(gost signal)를 상대적으로 제외하여 상기 직접 신호를 나타내는 출력신호를 발생하는 복소수 샘플 데이타 필터(414,416,418,430,452) : 및 상기 신호원과 상기 필터에 결합되어, 상기 복소수 필터 계수를 발생하는 수단(421 : 282)을 구비하며, 상기 복소수 필터 계수를 발생하는 수단은 : 상기 트레이닝 신호에 따라 상기 필터에 의해 제공된 출력 신호에 응답하여, 상기 트레이닝 신호로부터 복소수 에러 신호를 발생하는 에러 신호 발생 수단(406,410)과 : 복소수 계수 갱신값을 발생하기 위해, 상기 복소수 에러 신호를 상기 지연 수단에 의해 제공된 복소수 신호와 산술적으로 결합하는 수단(510,512,513,517) : 및 상기 결합 수단 및 상기 필터에 연결되어, 상기 복소수 계수를 발생하기 위해 이전에 발생된 복소수 계수 갱신값과 상기 복소수 계수 갱신값을 결합하는 수단(514,516,518,520)을 포함하는 것을 특징으로하는 다중 경로 왜곡 보정 시스템.
제1항에 있어서, 상기 입력 신호는 수직 동기화 펄스 성분을 갖는 직접 비데오 신호와 반송파를 변조시키는 지연된 직접(고스트) 비데오 신호를 포함하는 텔레비전 신호이고 : 상기 필터는 복소수 무한 임펄스응답 필터(IIR)이며 : 상기 에러 신호 발생 수단(406,410)은 상기 입력 신호의 상기 수직 동기화 펄스 성분에 응답하여, 실절적으로 고스트 신호 성분을 갖지 않는 수직 동기화 펄스와 상기 수직 동기화 펄스 사이의 차이에 비례하는 복소수 에러 신호를 발생하게 되는 것을 특징으로 하는 다중 경로 왜곡 보정 시스템.
제1항에 있어서, 상기 복소수 필터 계수를 발생하는 상기 수단은 : 상기 신호원에 접속되어, 상기 제1신호(R_I) 및 제2신호(R_Q)를 발생하는 복조 수단(220,230) : 및 고스트 신호 성분을 상대적으로 제외하여 상기 반송파 신호에 각각 동상 및 직각 위상인 상기 직접 신호의 성분을 나타내는 제1보정된 신호(S_I) 및 제2보정된 신호(S_Q)를 발생하기 위해, 상기 복조 수단에 접속되어 제1보정 신호(E_I) 및 제2보정 신호(E_Q) 각각을 제1기저대역 신호(R_I) 및 제2기저대역 신호(R_Q)와 결합하는 수단(702,704)을 포함하며, 상기지연 수단(714)은 상기 고스트 신호가 상기 직접 신호에 대해 지연된 시간과 실질적으로 동일한 시간의 량만큼 상기 제1 및 제2보정된 신호를 지연하고, 상기 필터는 상기 지연 수단에 의해 제공된 각각의 제1 및제2신호를 수신하도록 접속된 제1실수 및 허수 입력 단자, 제1 및 제2 필터 계수값을 수신하도록 연결된 제2실수 및 허수 입력 단자, 및 상기 제1 및 제2보정 신호 각각을 제공하기 위한 실수 및 허수 출력 단자를 갖는 복소수 체배기(718)를 포함하며, 상기 제1 및 제2계수값을 발생하는 상기 복소수 계수를 발생하는 상기 수단(714,718,282)은 : 상기 복조 수단에 접속되어, 상기 텔레비전 신호의 수직 동기화 펄스 성분에 따라 제공된 제1 및 제2신호에 응답하여 제1 및 제2트레이닝 신호를 발생하는 수단(702,704)과 : 상기 제1및 제2트레이닝 신호에 응답하여, 실질적으로 고스트 신호 성분일 없는 상기 제1 및 제2트레이닝 신호의값을 나타내는 제1 및 제2사전 설정된 값과 상기 제1 및 제2트레이닝 신호 사이의 차이에 비례하는 각각의 제1 및 제2 에러 신호를 발생하는 수단(790,791,792,793,794,795) : 및 산술적 결합 수단에 접속되어, 상기제1 및 제2 계수값을 발생하기 위해 상기 제1 및 제2계수 갱신값을 이전에 얻어진 제1 및 제2계수 갱신값과 결합하는 수단(282)을 포함하며, 상기 계수값 발생 수단은 상기 에러 신호 발생 수단 및 상기 지연 수단에 접속되어, 제1 및 제2계수 갱신값을 발생하도록 상기 제1 및 제2트레이닝 신호에 따라 상기 지연 수단에 의해 제공된 제1 및 제2신호를 상기 제1 및 제2에러 신호와 산술적으로 결합하는 것을 특징으로 하는다중 경로 왜곡 보정 시스템.
제1항 내지 제3항중 어느 한 항에 있어서, 복소수 에러 신호와 상기 지연 수단에 의해 제공된 복소수 신호를 산술적으로 결합하는 상기 수단은 : 상기 지연 수단에 의해 제공된 복소수 신호의 공액 복소수를 발생하는 수단(512) : 및 상기 복소수 계수 갱신값을 발생하도록 상기 복소수 에러 신호로 상기 공액 복소수 신호를 체배시키는 수단(510)을 포함하는 것을 특징으로 하는 다중 경로 왜곡 보정 시스템.
제4항에 있어서, 복소수 에러 신호와 상기 지연 수단에 의해 제공된 복소수 신호를 산술적으로 결합하는 상기 수단은, 상기 체배 수단에 접속되어 상기 복소수 에러 신호, 공액 복소수 신호, 및 복소수 계수 갱신값 중 하나를 적합 상수값으로 스케일하는 수단(513,517)을 더 포함하는 것을 특징으로 하는 다중 경로 왜곡 보정 시스템.
제5항에 있어서, 상기 적합 상수는 약 2^-13의 값을 갖는 것을 특징으로 하는 다중 경로 왜곡 보정 시스템.