KR930009806B1 - 마스터-슬라이스방식의 반도체장치 - Google Patents

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도모카즈 아라키
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가부시키가이샤 도시바
아오이 죠이치
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Abstract

내용 없음.

Description

마스터-슬라이스방식의 반도체장치
제 1 도 (a) 내지 (b)는 각각 본 발명의 1실시예에 의한 구성을 나타낸 평면도.
제 2 도 (a) 및 (b), 제 3 도 (a) 및 (b)는 각각 제 1 도내의 일부의 구성을 나타낸 평면도 및 A-A'선 단면도와 B-B'선 단면도.
제 4 도 및 제 5 도는 어셈블리 마스터-슬라이스 LSI로 제조되는 종래의 반도체칩의 구성을 나타낸 평면도.
제 6 도는 제 4 도 및 제 5 도에서 각각 사용되는 전극패드의 영역을 나타낸 평면도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체칩 2, 3, 5 : 본딩패드
4 : 층간절연막 6 : 패시베이션막
7 : 개구부(開口部) 8 : 중공부(中空部)
[산업상의 이용분야]
본 발명은 복수종류의 패캐지에 수납되는 어셈블리 마스터-슬라이스방식(Assembly Master-slice方式)의 반도체장치에 관한 것으로, 특히 전극패드에 대해 본딩와이어를 접속시킬 때에 특정종류의 패캐지에 적합한 전극패드를 용이하게 식별할 수 있도록 되어 있는 마스터-슬라이스방식의 반도체장치에 관한 것이다.
[종래의 기술 및 그 문제점]
반도체집적회로장치(이하, LSI라고 칭한다)의 개발효율 및 생산효율을 향상시키는 한가지 방법으로서 어셈블리 마스터-슬라이스방식의 LSI가 알려져 있는데, 이 방식은 미리 반도체칩상에 트랜지스터나 게이트 회로등의 기본단위를 다수 형성해 놓고 제조공정의 최종단계에서 임의로 형성된 배선형성용의 마스크를 이용하여 기본단위간의 배선을 형성함으로써 원하는 기능을 갖춘 LSI를 단기간에 제조하는 것이다.
그런데 이 어셈블리 마스터-슬라이스방식으로 제조되는 LSI, 예컨대 IM(1메가)바이트 또는 4M바이트의 DRAM(Dynamic Random Access Memory)은 DIP형(Dual In-line Package type), SOJ형(Small Out-line J lead type), ZIP형(Zigzag In-line Package type)등 여러종류의 패캐지에 수납할 수 있도록 본딩 패드라고 하는 전극패드도 마스터-슬라이스방식에 의해 형성된다. 즉, 미리 복수종류의 패캐지에 적합한 위치에 동일한 외관형태의 본딩패드를 형성하고 그 위에 절연막등으로 이루어진 표면보호막을 퇴적한수 복수종류의 패캐지에 적합한 공통의 마스크를 이용하여 상기 모든 본딩패드위치의 표면보호막에 본딩용의 개구부를 개공한다. 이후는 수납해야 할 패캐지에 적합한 전극패드만이 본딩와이어를 이용하여 내부리이드(inner lead)에서는 리이드전극과 결선된다. 따라서 이런 종류의 LSI에서는 리이드전극과 결선되는 본딩패드외에 결선되지 않는 본딩패드도 존재한다.
제 4 도는 ZIP형 패캐지의 종래 LSI의 평면도이다. 패캐지(11)에 밀봉된 칩(12)의 주변부에는 미리 복수종류의 패캐지의 적합한 위치에 복수의 본딩패드(13)가 설치되어 있는데, 이 ZIP형 패캐지의 경우에는 도시한 바와 같이 칩(12)의 3변에 설치되어 있는 본딩패드(13)가 본딩와이어(14)를 이용하여 내부 리이드(15)와 연결된다.
제 5 도는 SOJ형 패캐지의 종래의 LSI의 평면도이다. 이 SOJ형 패캐지의 경우에는 도시한 바와 같이 주로 칩(12)의 대향하는 2변에 설치되어 있는 본딩패드(13)가 본딩와이어(14)를 이용하여 내부리이드(15)와 연결된다.
제 6 도는 상기 제 4 도에 도시한 ZIP형 LSI 및 제 5 도에 도시한 SOJ형 LSI에서 공통으로 사용되는 칩(12)을 골라내어 나타낸 평면도이다. 제 6 도중 왼쪽 윗방향에서 오른쪽 아랫방향으로 빗금쳐진 영역(A)은 ZIP형용의 패드영역이고 오른쪽 윗방향에서 왼쪽 아랫방향으로 빗금쳐진 영역(B)은 SOJ형용의 패드영역이다. 도시한 바와 같이 양쪽 영역(A, B)은 일부에서 중첩되어 있다.
그런데 상기한 본딩작업은 셀프티칭방식(Self Teaching方式)의 본딩장치를 사용하여 행해지는 것이 많다. 이 방식은 오퍼레이터가 패드와 내부리이드의 위치를 현미경에 의해 관찰하여 본딩위치도를 참조하면서 본딩위치를 본딩위치에 설정하는 것이다.
그러나 종래에는 칩상에 복수종류의 패캐지에 적합한 위치에 동일한 외관형태의 본딩패드를 설치하도록 하고 있기 때문에 오퍼레이터가 현미경하에서 본딩을 요하는 패드와 요하지 않는 패드를 식별할 때에 잘못이 발생하기 쉬운 문제점이 있었다.
[발명의 목적]
본 발명은 상술한 문제점을 해결하기 위해 발명된 것으로, 본딩을 요하는 패드와 요하지 않는 패드를 용이하게 식별할 수 있는 마스터-슬라이스방식의 반도체장치를 제공함에 그 목적이 있다.
[발명의 구성]
본 발명의 마스터-슬라이스방식의 반도체장치는 리이드전극과의 결선을 요하는 전극패드는 그 평면형태가 거의 사각형으로 되도록 구성하고, 리이드전극과 연결되지 않는 전극패드는 그 평면 형태가 중공부(中空部)를 갖춘 거의 사각형으로 되도록 구성한 것을 특징으로 하며, 반도체칩을 수납하는 패캐지에 따라 전극패드의 외관형태를 바꿀 수 있도록 하고 있다.
[작용]
본 발명의 반도체장치에서는 반도체칩상에 설치된 전극패드중, 패캐지의 종류에 따라 본딩을 요하는 패드와 본딩을 요하지 않는 패드의 형태를 다르게 하여, 오퍼레이터가 본딩할 패드인가 아닌가를 용이하게 식별할 수 있도록 되어 있다.
[실시예]
이하, 본 발명의 실시예를 도면을 참조하여 상세히 설명한다.
본 발명에 따른 마스터-슬라이스방식의 반도체장치는 반도체칩성에 복수종류의 패캐지에 적합한 위치에 본딩패드를 형성해 놓고, 그 위에 표면보호막을 퇴적한 후에 복수종류의 패캐지에 적합한 공통의 마스크를 이용하여 상기 모든 전극패드위치의 표면보호막에 본딩용의 개구부를 형성하고, 특정 종류의 패캐지에 상기 반도체칩을 수납할 때에는 필요한 전극패드만을 내부리이드와 연결하여 제조하도록 된 것인데, 칩을 수납하는 패캐지의 종류에 따라 내부리이드와의 연결을 요하는 본딩패드와 연결을 요하지 않는 본딩패드의 외관형태를 다르게 한 것에 특징이 있다.
제 1a 도는 본 발명의 1실시예에 따른 반도체장치의 구성을 나타낸 평면도로, 어떤 한가지 종류의 패캐지의 수납되는 반도체칩을 나타내고 있다. 상술한 바와 같이 반도체칩(1) 상에는 복수의 본딩패드가 설치되어 있는데 본딩와이어가 접속되는 본딩패드(2)와 본딩와이어가 접속되지 않는 본딩패드(3)는 각각 외관형태가 다르게 구성되어 있다.
제 1b 도는 본 발명의 다른 실시예에 따른 반도체장치의 구성을 나타낸 평면도로, 상기 실시예와는 다른 종류의 패캐지에 수납되는 반도체칩을 나타내고 있다. 이 실시예의 경우에도 반도체칩(1)상에는 복수의 본딩패드가 설치되지만, 본딩와이어가 접속되는 본딩패드(2)와 본딩와이어가 접속되지 않는 본딩패드(3)는 각각의 외관형태가 다르게 구성되어 있다.
제 2 도는 본딩와이어가 접속되는 상기 본딩패드(2)의 상세한 구성을 나타낸 도면으로, 제 2a 도는 평면도, 제 2b 도는 제 2a 도의 A-A'선 단면도이다. 또 제 3 도는 본딩와이어가 접속되지 않는 상기 본딩패드(3)의 상세한 구성을 나타낸 도면으로, 제 3a 도는 평면도, 제 3b 도는 제 3a 도의 B-B'선 단면도이다.
제 2 도 및 제 3 도에 있어서, 참조부호 4는 반도체칩의 표면상에 형성된 실리콘산화막등으로 이루어진 층 간절연막이다. 이 층간절연막(4)상에는 예컨대 알루미늄등으로 이루어진 도전체층을 전면에 퇴적하고 이것을 패터닝함으로써 형성되는 본딩패드(5)가 형성되어 있다. 그리고 상기 본딩패드(5)가 포함된 전면에는 PSG(Pospho-Silicate Glass), PSiN(Plasma Silicon Nitride)등의 절연막으로 이루어진 패시베이션막(6)이 퇴적되어 있고, 이 패시베이션막(6)에 대해 복수종류의 패캐지에 적합한 공통의 마스크를 이용한 PEP(Photo Engraving Process) 공정에 의해 모든 본딩패드위치에 본딩용 개구부(7)가 형성되어 있다. 그리고 본딩와이어가 접속되는 본딩패트(5)는 평면형태가 제 2 도에 나타낸 바와 같이 거의 사각형인 형태로 되도록 구성되는 것에 대해, 본딩와이어가 접속되지 않는 본딩패드(5)는 평면형태가 제 3 도에 나타낸 바와 같이 중공부(中空部 ; 8)를 갖춘 거의 사각형인 형태가 되도록 구성되어 이 중공부(中空部 ; 8)에서 하층의 층간절연막(4)이 노출된 상태가 된다.
이와 같이 본딩와이어가 접속되는 본딩패드(5 ; 제 2 도)와 본딩와이어가 접속되지 않는 본딩패드(5 ; 제 3 도)는 그 외관형태가 서로 다르게 구성되어 있다. 이 때문에 셀프티칭방식(Self Teaching方式)의 본딩장치를 사용하여 본딩작업을 행할때에 오퍼레이터가 현미경하에서 본딩이 필요한 패드와 필요없는 패드를 용이하게 식별할 수 있으므로 패드의 식별오류가 발생하기 어렵게 된다.
더욱이 오퍼레이터가 패드의 식별시에 오류를 범하여 본딩장치에 의해 접속이 필요없는 본딩패드에 대하여 본딩와이어의 접속작업이 행해졌다고 해도 그 본딩패드의 형태는 제 3 도에 나타낸 바와 같이 중공부(中空部 ; 8)에서 하층의 층간절연막(4)이 노출된 상태로 되어 있기 때문에 와이어의 접속상태는 불완전한 것이 된다. 따라서 본딩작업후에 통상 행해지는 본딩정도시험(Bonding精度試驗)시에 이 부분을 불량으로 검출할 수 있다고 하는 이점도 있다.
상기 제 2 도 및 제 3 도에 나타낸 본딩패드는 각각 다음과 같이하여 형성된다. 우선, 반도체칩의 표면상에 층간절연막(4)을 퇴적한다. 이어서 이 층간절연막(4)상에는 알루미늄층을 진공증착법에 의해 전면적으로 퇴적하고 패캐지의 종류에 따른 마스크를 이용하여 패터닝함으로써 제 2 도, 제 3 도와 같은 형태의 본딩패드를 동시에 형성한다. 이어서 전면에 패시베이션막(6)을 퇴적한 후 모든 패캐지에 공통의 마스크를 이용한 선택에칭법에 의해 각 본딩패드위치에 본딩용 개구부(7)을 형성한다.
한편, 본딩되는가 되지 않는가를 용이하게 식별할 수 있는 패드의 형태는 상기 실시예에만 한정되는 것이 아니고 여러가지의 방법을 고려할 수 있다. 또 상기 실시예에서는 본딩되는 패드와 본딩되지 않는 패드는 패드개구용의 마스크를 공용하여 패시베이션막을 개구하도록 설명하였으나, 각각 다른 패드개구용의 마스크를 이용해도 좋다. 이렇게 함으로써 적어도 오퍼레이터가 용이하게 식별할 수 있는 패드의 형태를 형성하게 되므로 오퍼레이터가 오인하는 일은 없게 된다.
[발명의 효과]
상기한 바와 같은 본 발명에 의하면, 본딩을 요하는 패드와 요하지 않는 패드를 용이하게 식별할 수 있는 마스터-슬라이스방식의 반도체장치를 구현할 수 있다.

Claims (1)

  1. 반도체칩(1)상에서 복수종류의 패캐지에 적합한 위치에 전극패드(2, 3, 5)를 형성하고 전면에 표면보호막(6)을 퇴적한 후 복수종류의 패캐지에 적합한 공통의 마스크를 이용하여 상기 모든 전극패드위치의 표면보호막(6)에 본딩용의 개구부(7)를 형성하여 특정종류의 패캐지에 상기 반도체칩(1)을 수납할 때에는 필요한 전극패드만을 리이드전극(15)과 연결하도록 한 마스터-슬라이스방식의 반도체장치에 있어서, 리이드전극(15)과의 결선을 요하는 전극패드는 그 평면형태가 거의 사각형의 형태로 되도록 구성하고, 리이드전극(15)과 결선을 요하지 않는 전극패드는 그 평면형태가 중공부(8)를 갖춘 거의 사각형의 형태로 되도록 구성한 것을 특징으로 하는 마스터-슬라이스방식의 반도체장치.
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