KR930008639A - 메모리 콘트롤라 및 데이타 처리 시스템 - Google Patents

메모리 콘트롤라 및 데이타 처리 시스템 Download PDF

Info

Publication number
KR930008639A
KR930008639A KR1019920016538A KR920016538A KR930008639A KR 930008639 A KR930008639 A KR 930008639A KR 1019920016538 A KR1019920016538 A KR 1019920016538A KR 920016538 A KR920016538 A KR 920016538A KR 930008639 A KR930008639 A KR 930008639A
Authority
KR
South Korea
Prior art keywords
memory
banks
bank
interleaved
map
Prior art date
Application number
KR1019920016538A
Other languages
English (en)
Other versions
KR950014176B1 (ko
Inventor
노리오 후지따
미쯔히로 고다
Original Assignee
죤 디. 크래인
인터내셔널 비지네스 머신즈 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 죤 디. 크래인, 인터내셔널 비지네스 머신즈 코포레이션 filed Critical 죤 디. 크래인
Publication of KR930008639A publication Critical patent/KR930008639A/ko
Application granted granted Critical
Publication of KR950014176B1 publication Critical patent/KR950014176B1/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G06F12/0646—Configuration or reconfiguration
    • G06F12/0653—Configuration or reconfiguration with centralised address assignment
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G06F12/0607—Interleaved addressing

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Dram (AREA)
  • Memory System (AREA)

Abstract

시스템 메모리로서 복수의 메모리 모듈이 어떠한 상태로 사용자에 의해 실장 또는 증설되어도 항상 최적한 실장상태로 실장 또는 증설된 경우와 동등의 어드레스 범위에서 인터리브 액세스할 수 있도록 한다.
인터리브 가능한 복수의 뱅크에 메모리 유니트가 나뉘어져 설치되어 있는 경우에 모든 뱅크내의 메모리 유니트를 상기 뱅크의 수에 상당하는 다른 종류의 소정의 순서로 나열해서 되는 복수의 메모리 맵을 형성하고, 상기 CPU 어드레스를 포함하는 소정 범위의 어드레스 영역이 상기 복수의 메모리 맵내의 각각에 있어서 어느 메모리 유니트에 속하는지를 검출하고, 검출된 각 메모리 유니트가 서로 인터리브 가능한 뱅크에 속하는지 어떤지를 검출하는 기능을 갖게 한다.

Description

메모리 콘트롤라 및 데이터 처리 시스템
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 2 도는 본 발명에 관계되는 데이터 처리 시스템의 한 실시예의 전체 구성을 도시하는 블록도,
제 4 도는 상기 실시예의 메모리 맵(map)의 일례를 도시하는 블록도,
제 5 도의 상기 실시예에서 메모리 큰트롤라의 제1의 메모리 맵 형성 수단의 일례를 도시하는 블록도.

Claims (8)

  1. 인터리브 가능한 복수의 뱅크의 적어도 일부분에 하나 또는 복수의 메모리 유니트가 나누어져 배치되어 있는 경우에, CPU 또는 DMA 콘트롤라측으로부터 보내져오는 어드레스에 의거하여 상기 메모리 유니트내의 기억 위치를 지정하기 위한 물리 어드레스 신호를 발생하기 위한 메모리 콘트롤라에 있어서, 각 뱅크내의 메모리 유니트를 상기 뱅크의 수에 상당하는 다른 종류의 소정의 순서로 나열되는 복수의 메모리 맵을 형성하고, 상기 CPU등측에서의 어드레스를 포함하는 소정 범위의 어드레스 영역이 상기 복수의 메모리 맵내의 어느 메모리 유니트에 속하는지를 검출하며, 검출된 각 메모리 유니트가 서로 인터리브가능한 뱅크에 속하고 있는지 어떤지에 따라 상기 뱅크에 대해서 인터리브 액세스 또는 비인터리브 액세스에 따르는 상태에서 상기 물리 어드레스 신호를 발생하는 메모리 콘트롤라.
  2. 제 1항에 있어서, 상기 복수의 뱅크는 두 개의 뱅크이며, 상기 복수의 메모리 맵은 상기 두 개의 뱅크내의 한쪽 뱅크내의 메모리 유니트가 소정의 순서로 나열된 후 다른쪽의 뱅크내의 메모리 유니트가 소정의 순서로 나열되는 제1의 메모리 맵과, 상기 제1의 메모리 맵과는 역순으로 메모리 유니트가 나열되는 제2의 메모리 맵인 메모리 콘트롤라.
  3. 인터리브 가능한 복수의 뱅크에 메모리 유니트가 나누어져 배치되어 있는 경우에, CPU 또는 DMA 콘트롤라측으로부터 보내져오는 어드레스에 의거하여 메모리 유니트내의 기억 위치를 지정하기 위한 물리적 어드레스를발생하기 위한 메모리 콘트롤라에 있어서, 상기 메모리 유니트의 어드레스 사이드 및 각 뱅크내의 배치에 관한 데이타를 유지하는 레지스터, 상기 레지스터내의 데이타에 의거하여 상기 메모리 유니트가 상기 뱅크의 수에 상당하는 다른 종류의 순서로 나열되는 복수의 메모리 맵을 형성하기 위한 메모리 맵 형성 수단, 상기 CPU등측으로부터의 어드레스를 포함하는 소정범위의 어드레스 영역이 상기 복수의 메모리 맵내의 각각에 있어서 어느 메모리유니트에 속하는지를 선택하는 메모리 유니트 선택 수단과, 상기 메모리 유니트 선택 수단에 의해 선택된 상기 메모리 맵 마다의 메모리 유니트가 인터리브 가능한 뱅크에 나뉘어져 있는지 어떤지에 따라 상기 뱅크에 대해서 인터리브 액세스 또는 비인터리브 액세스에 따르는 상태에서 상기 물리 어드레스 신호를 발생하는 제어수단을 갖는 메모리 콘트롤라.
  4. 제 3항에 있어서, 상기 복수의 뱅크는 두 개의 뱅크이고, 상기 메모리 맵 형성수단과 상기 레지스터내의 데이타에 의거하여 한쪽의 뱅크내의 메모리 유니트가 소정의 순서로 나열된 후 다른쪽의 뱅크내의 메모리 유니트가 소정의 순서로 나열되는 제1의 메모리 맵을 형성하는 제1의 메모리 맵 형성 수단과, 상기 레지스터내의 데이타에 의거하여 상기 제1의 메모리 맵과는 역순으로 메모리 유니트가 나열되는 제2의 메모리 맵을 형성하는 제2의 메모리 맵 형성 수단으로 이루어지고, 상기 메모리 유니트 선택 수단은 상기 CPU 등측에서의 어드레스를 포함하는 소정 범위의 어드레스 영역이 제1의 메모리 맵내에서 귀속하게 되는 메모리 유니트를 선택하는 제1의 메모리 유니트 선택 수단과 상기 어드레스 영역이 제2의 메모리 맵내에서 귀속하게 되는 메모리 유니트를 선택하는 제2의메모리 유니트 선택수단으로 이루어지고, 상기 제1 및 제2의 메모리 유니트 선택 수단의 각각에 의해 선택된 메모리 유니트가 다른 뱅크에 속하는지 어떤지에 따라서 상기 뱅크에 대해서 인터리브 액세스 또는 비인터리브 액세스에 따르는 상태에서 상기 물리 어드레스 신호를 발생하는 제어 수단을 갖는 메모리 콘트롤라.
  5. CPU, DMA 콘트롤라, 적어도 1부에 하나 또는 복수의 메모리 유니트가 나뉘어져 배치되는 인터리브가능한 복수의 메모리 뱅크를 갖는 메모리, 상기 메모리에의 액세스를 제어하기 위한 메모리 콘트롤라, 각 뱅크내의 메모리 유니트를 상기 뱅크의 수에 상당하는 다른 종류의 소정의 순서로 나열되는 복수의 메모리 맵을 형성하고, 상기 CPU 또는 DMA 콘트롤라측으로부터의 어드레스를 포함하는 소정 범위의 어드레스 영역이 상기 복수의 메모리 맵내의 각각에 있어서 어느 메모리 유니트에 속하는지를 검출하고, 검출된 각 메모리 유니트가 서로 인터리브가능한 뱅크에 속하고 있는지 어떤지를 따라 상기 뱅크에 대해서 인터리브 액세스 또는 비인터리브 액세스에 따르는상태에서 메모리 액세스를 행하는 기능을 갖는 메모리 콘트롤라와, 상기 CPU와 상기 메모리 콘트롤라를 접속하는 버스를 갖는 데이터 처리 시스템.
  6. 제 5항에 있어서, 상기 복수의 뱅크는 두 개의 뱅크이며, 상기 복수의 메모리 맵은 상기 두 개의 뱅크내의 한쪽의 뱅크내의 메모리 유니트가 소정의 순서로 나열된 후 다른쪽의 뱅크내의 메모리 유니트가 소정의 순서로 나열되는 제1의 메모리 맵과, 상기 제1의 메모리 맵과는 역순으로 메모리 유니트가 나열되는 제2의 메모리 맵인 데이타 처리 시스템.
  7. 제 5항에 있어서, 상기 메모리 콘트롤라는 상기 메모리 유니트의 어드레스사이즈 및 각 뱅크내의 배치에 관한 데이터를 유지하는 레지스터, 상기 레지스터내의 데이터에 의거하여 상기 메모리 유니트가 상기 뱅크의 수에 상당하는 다른 종류의 순서로 나열되는 복수의 메모리 맵을 형성하기 위한 메모리 맵 형성 수단, 상기 CPU 등측에서의 어드레스를 포함하는 소정 범위의 어드레스 영역이 상기 복수의 메모리 맵내의 각각에 있어서 어느 메모리 유니트에 속하는지를 선택하는 메모리 유니트 선택수단과 상기 메모리 유니트 선택수단에 의해 선택된 상기 메모리 맵 마다의 메모리 유니트가 인터리브가능한 뱅크로 나눠져 있는지 어떤지에 따라서 상기 뱅크에 대해서 인터리브 액세스 또는 비인터리브 액세스에 따르는 상태에서 메모리 액세스를 위한 물리 어드레스 신호를 발생하는 제어수단을 갖는 데이터 처리 시스템.
  8. 제 7항에 있어서, 상기 복수의 뱅크는 두 개의 뱅크이고, 상기 메모리 맵 형성수단은 상기 레지스터의 데이타에 의거하여 한쪽의 뱅크내의 메모리 유니트가 소정의 순서로 나열된 후 다른쪽의 뱅크내의 메모리 유니트가 소정의 순서로 나열되는 제1의 메모리 맵을 형성하는 제1의 메모리 맵 형성 수단과, 상기 레지스터내의 데이타에 의거하여 상기 제1의 메모리 맵과는 역-순으로 메모리 유니트가 나열되는 제2의 메모리 맵을 형성하는 제2의 메모리 맵 형성 수단으로 이루어지고, 상기 메모리 유니트 선택 수단은 상기 CPU 등측에서의 어드레스를 포함하는 소정 범위의 어드레스 영역이 제1의 메모리 맵내에서 귀속하게 되는 메모리 유니트를 선택하는 제1의 메모리 유니트 선택 수단과, 상기 어드레스 영역이 제2의 메모리 맵내에서 귀속하게 되는 메모리 유니트를 선택하는 제2의 메모리 유니트 선택 수단으로 이루어지고 상기 제1 및 제2의 메모리 유니트 선택 수단의 각각에 의해 선택된 메모리 유니트가 다른 뱅크에 속하는지 어떤지에 따라서 상기 뱅크에 대해서 인터리브 액세스 또는 비인터리브 액세스에 따르는 상태에서 상기 물리 어드레스 신호를 발생하는 제어수단을 갖는 데이터 처리 시스템.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019920016538A 1991-10-11 1992-09-09 메모리 콘트롤라 및 데이타 처리 시스템 KR950014176B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP91-290408 1991-10-11
JP3290408A JPH0823843B2 (ja) 1991-10-11 1991-10-11 メモリ・コントローラ、及びデータ処理システム

Publications (2)

Publication Number Publication Date
KR930008639A true KR930008639A (ko) 1993-05-21
KR950014176B1 KR950014176B1 (ko) 1995-11-22

Family

ID=17755633

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019920016538A KR950014176B1 (ko) 1991-10-11 1992-09-09 메모리 콘트롤라 및 데이타 처리 시스템

Country Status (8)

Country Link
EP (1) EP0540198A1 (ko)
JP (1) JPH0823843B2 (ko)
KR (1) KR950014176B1 (ko)
CN (1) CN1040159C (ko)
BR (1) BR9203840A (ko)
CA (1) CA2079353A1 (ko)
SG (1) SG52203A1 (ko)
TW (1) TW200577B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100524575B1 (ko) * 1996-11-15 2006-01-27 매그나칩 반도체 유한회사 데이타 처리시스템에서 복수개의 메모리 억세스 리퀘스트신호를리오더링하는 방법

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5619471A (en) * 1995-06-06 1997-04-08 Apple Computer, Inc. Memory controller for both interleaved and non-interleaved memory
CN100405326C (zh) * 1997-07-24 2008-07-23 自由度半导体公司 访问存储器的方法以及数据处理系统
US6629219B1 (en) 2000-03-31 2003-09-30 Intel Corporation Method and apparatus for providing highly programmable memory mapping and improved interleaving
US7519693B2 (en) * 2004-11-18 2009-04-14 International Business Machines Corporation Apparatus, system, and method for integrating an enclosure
US7870351B2 (en) * 2007-11-15 2011-01-11 Micron Technology, Inc. System, apparatus, and method for modifying the order of memory accesses
JP2016218721A (ja) * 2015-05-20 2016-12-22 ソニー株式会社 メモリ制御回路およびメモリ制御方法
US10303398B2 (en) * 2017-10-26 2019-05-28 Advanced Micro Devices, Inc. Swizzling in 3D stacked memory

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6149249A (ja) * 1984-08-17 1986-03-11 Fujitsu Ltd 記憶装置のインタリ−ブ制御方式
JPS61262862A (ja) * 1985-11-28 1986-11-20 Nec Corp 主記憶装置
US5341486A (en) * 1988-10-27 1994-08-23 Unisys Corporation Automatically variable memory interleaving system
TWM286903U (en) * 2005-01-25 2006-02-01 Shu-Shiung Guo Jewelry lamp

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100524575B1 (ko) * 1996-11-15 2006-01-27 매그나칩 반도체 유한회사 데이타 처리시스템에서 복수개의 메모리 억세스 리퀘스트신호를리오더링하는 방법

Also Published As

Publication number Publication date
TW200577B (ko) 1993-02-21
BR9203840A (pt) 1993-05-04
EP0540198A1 (en) 1993-05-05
CA2079353A1 (en) 1993-04-12
KR950014176B1 (ko) 1995-11-22
JPH05134923A (ja) 1993-06-01
SG52203A1 (en) 1998-09-28
CN1071771A (zh) 1993-05-05
CN1040159C (zh) 1998-10-07
JPH0823843B2 (ja) 1996-03-06

Similar Documents

Publication Publication Date Title
EP0546575A2 (en) Data processing system including address translation apparatus
KR910006856A (ko) 어드레스 레지스터를 이용하여 동적으로 버스제어를 실행하는 마이크로컴퓨터
IE38700B1 (en) Address conversion units and data processing systems embodying the same
ES2141705T3 (es) Unidad de control de memoria y unidad de memoria.
KR860004356A (ko) 데이타 처리장치
KR890007162A (ko) 데이타 처리장치
KR910012962A (ko) Dma제어기
KR910015933A (ko) 원칩 마이크로프로세서 및 그 버스시스템
KR960015237A (ko) 데이타 캐쉬 어레이 및 그를 이용한 데이타 캐슁 방법 및 데이타 처리 시스템
KR930008639A (ko) 메모리 콘트롤라 및 데이타 처리 시스템
KR840007286A (ko) 메모리의 제어방법 및 장치
KR970071281A (ko) 인터리브 캐시메모리 및 그 운영방법과 데이터 처리 시스템
KR850002620A (ko) 메모리 억세스 시스템
US5289426A (en) Dual port memory having address conversion function
KR970071269A (ko) 집적디지탈처리장치 및 그 동작검사방법.
KR900016872A (ko) 메모리 용량이 확장 가능한 데이타 처리 장치
KR890005607A (ko) 데이타 처리 시스템
KR880011664A (ko) 마이크로컴퓨터 시스템
JPS6135581B2 (ko)
KR970029063A (ko) 다양한 메모리 폭 및 길이를 갖는 시스템의 피지컬 어드레스 제어방법
KR940007678A (ko) 확장용 메모리를 위한 어드레싱장치 및 방법
WO1999045474A3 (de) Geschwindigkeitsoptimiertes cachesystem
KR950012222A (ko) 캐쉬 메모리 공유 듀얼 프로세서 보드
JPS605400Y2 (ja) 多点デ−タ入出力装置
RU93052160A (ru) Полупроводниковая память

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee