KR930007464B1

KR930007464B1 - 이중화된 프로세서의 이중화 절체방법

Info

Publication number: KR930007464B1
Application number: KR1019900022873A
Authority: KR
Inventors: 박준철; 김화성; 조주현
Original assignee: 한국전기통신공사; 이해욱; 재단법인 한국전자통신연구소; 경상현
Priority date: 1990-12-31
Filing date: 1990-12-31
Publication date: 1993-08-11
Also published as: KR920014077A

Abstract

내용 없음.

Description

이중화된 프로세서의 이중화 절체방법

제1도는 본 발명이 적용되는 하드웨어 구성도.

제2도는 본 발명의 일실시예의 흐름도.

제3도는 본 발명의 다른 일실시예의 흐름도.

* 도면의 주요부분에 대한 부호의 설명

1 : 프로세서의 유니트 2 : 주처리 및 메모리 관리 보드(MPMA)

3 : CPU 4 : 다기능 제어칩(MFP)

5 : 프로세서 통신 제어 보드(PCCA) 6 : 이중화 운용 제어 보드(DCCA)

7 : D-채널 8 : C-채널

본 발명은 대용량 전전자 교환시스템에서 이중화된 프로세서간의 절체 방법에 관한 것으로서, 특히 인위적 또는 비인위적으로 절체하는 방법에 관한 것이다.

일반적으로, 동작(active) 및 대기(standby)프로세서의 이중화로 운용되는 시스템에서, 동작측 프로세서의 하드웨어적인 치명적인 고장 즉, 전원 중단(power off), 각종 프로세서 보드들의 고장 발생시 즉각적으로 이중화 절체를 수행하여 현재 수행하고 있는 사용자 프로그램에 영향을 주지 않는 방법이 필수적으로 요구된다. 사실상 전전자 교환 시스템을 이중화로 운용하는 가장 큰 이유는 위와 같은 상황에서 이중화 절체가 가능하도록 하기 위함이다.

종래에는 상기한 프로세서의 이중화 절체를 위해 별도의 하드웨어 장치를 두고 하드웨어를 공유하면서 운용되었으나 이는 고장 발생시 타측 프로세서에 영향을 주고 절체 시간도 지연되는 단점이 있었다.

따라서, 본 발명은 상기 종래 기술의 문제점을 해결하기 위해 안출된 것으로서, 동작측/대기측의 프로세서를 각각 운용하여 어느 한쪽 프로세서의 고장이 다른 프로세서에 영향을 주지 않도록 하고, 통신채널을 통해 항상 동작측과 대기측이 동일한 상태를 유지하여 신속한 절체가 이루어지도록 한 이중화된 프로세서 구조를 이용하여 인위적으로 이중화 절체를 수행하는 방법을 제공하는데 그 첫 번째 목적이 있다.

본 발명의 또 하나의 목적은 상기한 이중화 프로세서 구조를 이용하여 비인위적으로 이중화 절체를 수행하는 방법을 제공하는데 있다.

상기 첫번째 목적을 달성하기 위하여 본 발명은 중앙처리장치(cpu)와, 메모리와, 다기능제어 칩(MFP)을 구비한 주처리 및 메모리 관리보드(MPMA)와, 상기 주처리 및 메모리 관리 보드에 연결된 프로세서 통신 제어보드(PCCA); 상기 프로세서 통신제어보드에 연결된 이중화 운용제어 보드(DCCA)로 구성되어 이중화된 프로세서 절체를 수행하는 장치에 있어서, 동작측 프로세서에서는 절체 요구 메시지를 보내고 확인 메시지를 기다리며, 대기측 프로세서에서는 절체 메시지 수신 후 확인 메시지를 보내는 등 서로간의 동기를 맞추는 제1단계; 상기 1단계 후 양측 프로세서 모두 인터럽트 발생을 막고, 동작측 프로세서와 대기측 프로세서가 절체 루틴을 부르는 제2단계; 상기 2단계 후 동작측 프로세서에서 각종 레지스터 값들을 D-채널을 통해 대기측 프로세서로 전송하고, 전송 완료 플래그를 지정하며, 이후 대기측 프로세서로 재시동하거나 디버거상태로 천이하는 제3단계; 상기 3단계의 결과로 전송 완료 플래그를 점검하여 지정된 경우 저장된 레지스터값들을 다시 복원하고 D-채널을 단절하는 제4단계; 상기 4단계의 결과 절체 루틴(TA)를 부른 바로 다음 명령어부터 수행을 시작하여 인터럽트를 해제하고, 프로세서통신제어보드를 동작측으로 초기화시켜 새로이 동작측으로 동작하게 하는 제5단계; 상기 3단계의 결과로 전송 완료 플래그 점검시 지정안된 경우 동작측 프로세서의 오동작을 판정하고 종료하는 제6단계로 이루어져 인위적으로 이중화된 프로세서를 절체하는 것을 특징으로 하는 이중화된 프로세서의 이중화절체 방법으로 구성하였다.

또한, 상기 두번째 목적을 달성하기 위하여 본 발명은 중앙처리장치(cpu)와, 메모리와, 다기능 제어칩(MFP)을 구비한 주처리 및 메모리 관리 보드(MPMA)와; 상기 주처리 및 메모리 관리 보드에 연결된 프로세서통신제어보드(PCCA); 상기 프로세서 통신제어보드에 연결된 이중화 운용제어보드(DCCA)로 구성되어 이중화된 프로세서 절체를 수행하는 장치에 있어서, 동작측 프로세서에서 인터럽트 발생시 써비스 루틴으로 제어를 넘기고, 마찬가지로 대기 프로세서에서도 대응하는 인터럽트 발생시 해당 써비스 루틴 수행을 시작하는 제1단계; 상기 1단계 후 동작측 프로세서와 대기측 프로세서가 절체루틴을 부르는 제2단계; 상기 2단계 후 동작측 프로세서에서 각종 레시스터 값들을 D-채널을 통해 대기측 프로세서로 전송하고, 전송완료 플래그를 지정하며, 이후 대기측 프로세서로 재시동하거나 전원 중지 상태로 천이하는 제3단계; 상기 3단계의 결과로 전송 완료 플래그를 점검하여 지정되지 않고 일정시간이 지난 경우 동작측 프로세서 이상을 판정하고 절체 불능으로 종료, 지정된 경우 저장된 레지스터값들을 다시 복원하고 D-채널을 단절시키는 제4단계; 상기 4단계의 결과 절체 루틴(TA)을 부른 바로 다음 명령어부터 수행을 시작하여 인터럽트를 해제하고, 프로세서 통신제어보드를 동작측으로 초기화시켜 새로이 동작측으로 동작하게 하는 제5단계; 상기 5단계 후 새로운 동작측 프로세서의 하드웨어 안정시까지 레벨 7의 마스크 불가인터럽트(NMI) 발생을 일시적으로 막는 제6단계로 구성하였다.

이하, 첨부된 도면을 이용하여 본 발명을 상세히 설명한다.

제1도는 이중화된 프로세서의 하드웨어 고장 발생시 인위적 또는 비인위적인 이중화 절체를 수행하기 위한 관련 하드웨어 구성도로서 각 프로세서 유니트(1 : PU)는 주처리 및 메모리 관리(2 : MPMA) 보드, 즉 중앙처리장치(3 : CPU)와 메모리가 있고 다기능 주변 제어 칩(4 : MFP)을 사용하여 인터럽트 관리를 하며 본 발명을 실행하는 주처리 및 메모리 관리 보드(1)의 제어를 받아 타프로세서와의 통신을 담당하는 프로세서 통신 제어보드(5 : PCCA) 이중화 운용에 관련된 D-채널(7) 및 C-채널(8) 등을 제어하는 이중화 운용 제어보드(6 : DCCA) 등이 장착되어 있으며 이 프로세서 유니트가 쌍(pair)으로 구성되어 있다. 또한, 양 이중화 운용 제어보드(6)는 양측 프로세서 간의 동기를 위한 D-채널(7), 통신을 위한 C-채널(8)로 연결되어 있다.

제2도는 본 발명의 일실시예로서, 인위적 절체방법 처리의 전체흐름도이다. 동작 프로세서는 C-채널(8)을 통해 절체 요구메시지를 대기측 프로세서로 송신하고(21), 대기측 프로세서로부터의 확인 메시지를 수신한다(22). 한편 대기측 프로세서는 절체 요구 메시지를 수신하여(23) 다시 동작측 프로세서로 확인 메시지(24)를 송신한다. 동작 프로세서는 모든 인터럽트의 발생을 막고(25) 절체를 위한 루틴(이하,TA라함)를 부른다(26). 마찬가지로 대기측 프로세서도 모든 인터럽트의 발생을 막고(27) 절체를 위한 루틴(이하, TS라함)을 부른다(28). 이제 동작 프로세서는 어드레스 레지스터 A0에서 A7, 데이터 레지스터 D0에서 D7, 사용자 스택포인터(User Stack Pointer, 이하 USP라함), 마스터 스택 포인터(Master Stack Pointer, 이하, MSP라함), 상태 레지스터(Status Register, 이하, SR라함)의 값들을 임시 저장소에 씀으로써 D-채널(7)을 통해 이 내용이 대기측 프로세서의 같은 위치에 그대로 반영되도록 한다(29). 이후, 레지스터 전송 플래그(flag)를 '완료'로 지정하여 위와 마찬가지로 대기측 프로세서에 반영되도록 한다(30). 이후, 동작 프로세서는 대기측, 프로세서로 재시동하든지 혹은 디버거 상태로 자동 천이하게 된다(31). 한편, 대기측 프로세서는 레지스터 전송 완료 플래그가 '완료'로 지정되었는지를 점검하여(32), 지정이 되지 않은 경우 일정시간(200ms)경과 여부를 조사(33), 경과된 경우 동작측 프로세서의 이상을 판정하고(34) 종료하고, 경과 되지 않은 경우는 (32)의 과정으로 돌아가 반복 점검한다. 플래그가 '완료'로 지정된 경우는 저장된 값들을 임시 저장소로부터 가져와 이들을 각각 A0에서 A7, D0에서 D7,USP,MSP,SR에 넣어주고 D-채널을 단절시킨다(35). 이 결과 제어가 종전 동작측 프로세서에서 TA를 부른 바로 다음 명령어로 넘어가서 수행을 시작하고(36), 인터럽트를 해제시키고 프로세서통신제어보드(5)를 동작측으로 초기화시켜(37), 새로운 동작측 프로세서로 동작을 개시하게 된다(38).

제3도는 본 발명의 다른 일실시예로서, 비인위적 절체 방법처리의 흐름도이다.

동작 프로세서에서 인터럽트가 발생하여 인터럽트 써비스 루틴을 수행하기 시작하고(31), 마찬가지로 대기측 프로세서에서도 인터럽트에 대한 써비스 루틴 수행을 시작한다(32). 이후 동작측 프로세서는 절체를 위한 루틴(TA)을 부르고(33), 마찬가지로 대기측 프로세서도 절체를 위한 루틴(TS)을 부른다(34). 이때 발생한 인터럽트들은 레벨 7의 마스크 불가 인터럽트(Non Maskable Interrupt, 이하, NMI라함)이므로 여타의 낮은 레벨의 인터럽트는 써비스될 수 없다. 이제 동착측 프로세서는 어드레스 레지스터 A0에서 A7, 데이터 레지스터 D0에서 D7, 사용자 스택포인터(USP), 마스터 스택 포인터(MSP), 상태 레지스터(SR)의 값들을 일시 저장소에 씀으로써 D-채널(7)을 통해 이 내용이 대기측 프로세서의 같은 위치에 그대로 반영 되도록 한다(35). 이후 레지스터 전송 플래그(flag)를 '완료'로 지정하여 위와 마찬가지로 대기측 프로세서에 반영되도록 한다(36). 이후 동작측 프로세서는 대기측 프로세서로 재시동 (혹은, 전원 중지 상태로 천이)하게 된다(37). 한편, 대기측 프로세서는 레지스터 전송 완료 플래그가 '완료'로 지정되었는지를 점검하여(38), 지정이 되지 않은 경우 일정 시간(200ms) 경과 여부를 조사(39), 경과된 경우 동작측 프로세서의 이상을 판정하고(40) 종료, 경과되지 않은 경우는(38)의 과정으로 반복점검한다. 플래그가 '완료'로 지정된 경우는 저장된 값들을 임시저장소로부터 가져와 이들을 가져와 이들을 각각 A0에서 A7, D0에서 D7,USP,MSP,SR에 넣어 주고 D-채널(7)을 단절시킨다(41). 이결과 제어가 종전 동작측 프로세서에서 TA를 부른 바로 다음 명령어로 넘어가서 수행을 시작하고(42), 인터럽트를 해제시키고 프로세서통신제어 보드(5)를 동작측으로 초기화시켜(43), 새로운 동작측 프로세서로 동작을 개시하게 된다(44). 마지막으로 새로운 동작측 프로세서의 하드웨어가 안정될 때까지 짧은 시간(150ms) 동안 NMI발생을 막는다(45).

본 발명은 상기와 같이 구성되어, D-채널(7)을 통하여 각종 레지스터 값을 넘겨줌으로써 빠른 시간내에 이중화 절체가 이루어짐은 물론 동작측프로세서의 현 상태를 그대로 이어 받아 대기측 프로세서가 동작하게 함으로써 응용 프로그램의 수행 연속성을 보장받을 수 있는 적용효과가 있다.

Claims

중앙처리장치(3)(cpu)와, 메모리와, 다기능 제어칩(4)(MEP)를 구비한 주처리 및 메모리 관리보드(2)(MPMA)와, 상기 주처리 및 메모리 관리 보드(2)에 연결된 프로세서 통신제어보드(5)(PCCA); 상기 프로세서 통신제어보드(5)에 연결된 이중화 운용제어 보드(6)(DCCA)로 구성되어 이중화된 프로세서 절체를 수행하는 장치에 있어서, 동작측 프로세서에서는 절체 요구 메시지를 보내고 확인 메시지를 기다리며, 대기측 프로세서에서는 절체 메시지 수신 후 확인 메시지를 보내는 등 서로간의 동기를 맞추는 제1단계; 상기 1단계 후 양측 프로세서 모두 인터럽트 발생을 막고, 동작측 프로세서와 대기측 프로세서가 절체 루틴을 부르는 제2단계; 상기 2단계 후 동작측 프로세서에서 각종 레지스터 값들을 D-채널(7)을 통해 대기측 프로세서로 전송하고, 전송 완료 플래그를 지정하며, 이후 대기측 프로세서로 재시동하거나 디버거 상태로 천이하는 제3단계; 상기 3단계의 결과로 전송 완료 플래그를 점검하여 지정된 경우 저장된 레지스터값들을 다시 복원하고 D-채널(7)을 단절하는 제4단계; 상기 4단계의 결과 절체 루틴(TA)를 부른 바로 다음 명령어부터 수행을 시작하여 인터럽트를 해제하고, 프로세서통신제어보드(5)를 동작측으로 초기화시켜 새로이 동작측으로 동작하게 하는 제5단계; 상기 3단계의 결과로 전송 완료 플래그 점검시 지정 안된 경우 동작측 프로세서의 오동작을 판정하고 종료하는 제6단계로 이루어져 인위적으로 이중화된 프로세서를 절체하는 것을 특징으로 하는 이중화된 프로세서의 이중화 절체 방법.
중앙처리장치(3)(cpu)와, 메모리와, 다기능 제어칩(4)(MFP)를 구비한 주처리 및 메모리 관리 보드(2)(MPMA)와; 상기 주처리 및 메모리 관리 보드(2)에 연결된 프로세서통신제어보드(5)(PCCA); 상기 프로세서 통신제어보드(5)에 연결된 이중화 운용제어보드(6)(DCCA)로 구성되어 이중화된 프로세서 절체를 수행하는 장치에 있어서, 동작측 프로세서에서 인터럽트 발생시 써비스 루틴으로 제어를 넘기고, 마찬가지로 대기 프로세서에서도 대응하는 인터럽트 발생시 해당 써비스 루틴 수행을 시작하는 제1단계; 상기 1단계 후 동작측 프로세서와 대기측 프로세서가 절체루틴을 부르는 제2단계; 상기 2단계 후 동작측 프로세서에서 각종 레지스터 값들을 D-채널(7)을 통해 대기측 프로세서로 전송하고, 전송 완료 플래그를 지정하며, 이후 대기측 프로세서로 재시동하거나 전원 중지 상태로 천이하는 제3단계; 상기 3단계의 결과로 전송 완료 플래그를 점검하여 지정되지 않고 일정시간이 지난 경우 동작측 프로세서 이상을 판정하고 절체 불능으로 종료, 지정된 경우 저장된 레지스터값들을 다시 복원하고 D-채널(7)을 단절시키는 제4단계; 상기 4단계의 결과 절체 루틴(TA)을 부른 바로 다음 명령어부터 수행을 시작하여 인터럽트를 해제하고, 프로세서통신제어보드(5)를 동작측으로 초기화시켜 새로이 동작측으로 동작하게 하는 제5단계; 상기 5단계 후 새로운 동작측 프로세서의 하드웨어 안정시까지 레벨7의 마스크 불가인터럽트(NMI)생을 일시적으로 막는 제6단계로 이루어져 비인위적으로 이중화된 프로세서를 절체하는 것을 이중화 절체 방법.