KR920014077A - 이중화된 프로세서의 이중화 절체방법 - Google Patents

Abstract

내용 없음

Description

이중화된 프로세서의 이중화 절체방법

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제1도는 본 발명이 적용되는 하드웨어 구성도, 제2도는 본 발명의 일실시예의 흐름도.

Claims (2)

1. 중앙처리 장치(3)(cpu)와, 메모리와, 다기능제어 칩(4)(MFP)를 구비한 주처리 및 메모리 관리보드(2)(MPMA)와, 상기 주처리및 메모리 관리 보드(2)에 연결된 프로세서 종신제어보드(5)(PCCA); 상기 프로세서 통신제어보드(5)에 연결된이중화 운용제어 보드(6)(DCCA)로 구성되어 이중화된 프로세서 절체를 수행하는 장치에 있어서, 동작측 프로세서에서는 절체 요구 메시지를 보내고 확인 메시지를 기다리며, 대기측 프로세서에서는 절체 메시지 수신 후 확인 메시지를 보내는 등 서로간의 동기를 맞추는 제1단계; 상기 1단계 후 양측 프로세서 모두 인터럽트 발생을 막고, 동작측 프로세서와 대기측 프로세서가 절체 루틴을 부르는 제2단계 : 상기 2단계후 동작측 프로세서에서 각종 레지스터 값들을 D-채널(7)을 통해 대기측 프로세서로 전송하고, 전송 완료 플래그를 지정하며, 이후 대기측 프로세서로 재시동하거나 디버거 상태로 천이하는 제3단계 : 상기 3단계의 결과로 전송 완료 플레그를 점검하여 지정된 경우 저장된 레지스터값들을 다시 복원하고 D-채널(7)을 단절하는 제4단계; 상기 4단계의 결과 절체 루틴(TA)를 부른 바로 다음 명령어부터 수행을 시작하여 인터럽트를 해제하고, 프로세서 통신제어보드(5)를 동작측으로 초기화시켜 새로이 동작측으로 동작하게 하는 제5단계; 상기 3단계의 결과로 전송완료 플래그 점검시 지정 안된 경우 동작측 프로세서의 오동작을 판정하고 종료하는 제6단계로 이루어져 인위적으로 이중화된 프로세서를 절체하는 것을 특징으로 하는 이중화된 프로세서의 이중화 절체 방법.
2. 중앙처리장치(3)(cpu)와, 메모리와, 다기능 제어칩(4)(MFP)를 구비한 주처리 및 메모리 관리보드(2)(MPMA)와; 상기 주처리 및 메모리 관리 보드(2)에 연결된 프로세서통신제어보드(5)(PCCA);상기 프로세서 통신제어보드(5)에 연결된 이중화 운용제어보드(6)(DCCA)로 구성되어 이중화된 프로세서 절체를 수행하는 장치에 있어서, 동작측 프로세서에서 인터럽트 발생시 써비스 루틴으로 제어를 넘기고, 마찬가지로 대기 프로세서에서도 대응하는 인터럽트 발생시 해당 써비스 루틴 수행을 시작하는 제1단계; 상기 1단계 후 동작측 프로세서와 대기측 프로세서가 절체루틴을 부르는 제2단계; 상기2단계 후 동작측 프로세서에서 각종 레지스터 값들을 D-채녈(7)을 통해 대기측 프로세서로 전송하고, 전송 완료 플래그를 지정하며, 이후 대기측 프로세서로 재시동하거나 전원 중지 상태로 천이하는 제3단계; 상기 3단계의 결과로 전송 완료 플래그를 점검하여 지정되지 않고 일정시간이 지난 경우 동작측 프로세서 이상을 판정하고 절체 불능으로 종료, 지정된 경우 저장된 레지스터값들을 다시 복원하고 D-채널(7)을 단절시키는 제4단계; 상기 4단계의 결과 절체 루 (TA)을 부른 바로 다음 명령어부터 수행을 시작하여 인터럽트를 해제하고, 프로세서통신제어보드(5)를 동작측으로 초기화시켜 새로이 동작측으로 동작하게 하는 제5단계; 상기 5단계 후 새로운 동작측 프로세서의 하드웨어 안정시까지 레벨7의 마스크 불가인터럽트(NMI)생을 일시적으로 막는 제6단계로 이루어져 비인위적으로 이중화된 프로세서를 절체하는것을 이중화 절체 방법.

   ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.