KR930001045A - 고장 방지 rll데이타 섹터 어드레스 마크 디코더 - Google Patents

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Abstract

내용 없음

Description

고장 방지 RLL 데이타 섹터 어드레스 마크디코더
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 원리에 따른 예시적인 데이타 필드 어드레스 마크 패턴으로 발생될 수 있는 비트 쉬프트를 실현하는 데이타 패턴 테이블.
제3도는 본 발명의 원리에 따른 제2도의 테이블에 도시한 데이타 페턴을 디코드하기 위한 어드레스 마크 디코더 상태 머신의 상태도.
제4도는 본 발명의 특징에 따른 어드레스 마크 디코더를 포함하는 데이타 시퀀서의 상세한 블럭도.

Claims (22)

  1. 데이타 기억 장치내에 기억된 데이타 블럭의 개시부를 표시하기 위한 독특한 비트 쉬프트 허용 한계 어드레스 마크 패턴을 정하는 기억 매체에 있어서, 데이타가 선정된 코드에 따라 인코드되고, 어드레스 마크 패턴이 선정된 코드의 코드 경계내에 포함된 1이며, 어드레스 마크 패턴이 상기 선장된 코드에 따라 데이타의 인코딩을 발생시키지 않고, 어드레스 패턴이 플레이백 중에 발생하는 단일 비트 쉬프트를 +또는 -하는 선정된 코드에 따라 데이타의 인코딩을 발생시키지 않는 것을 특징으로 하는 기억 매체.
  2. 제1항에 있어서, 상기 선정된 코드가 1,7RLL이고, 상기 어드레스 마크 패턴이, 10 000 000 100 000 001(7,7)(여기서, 1은 클럭 셀 내의 선속 전이를 나타내고, 0은 클럭 셀 내의 선속 전이의 부재를 나타낸다)을 포함하고, 010 000 001 000 000 000(6,7); 1000 000 001 000 000 010(8,7); 100 000 010 000 000 010(6,8); 100 000 000 100 000 010(8,6);100 000 001 000 000 100(7,6); 및 100 000 001 000 000 001(7,8)을 포함하는 단일 비트 쉬프트 고장 방지 패턴을 부수적으로 포함하는 것을 특징으로 하는 기억 매체.
  3. 제1항에 있어서, 상기 어드레스 마크 패턴 이전의 한 필드의 프리엠블 패턴을 포함하는 것을 특징으로 하는 기억 매체.
  4. 제3항에 있어서, 상기 선정된 코드가 1,7RLL이고 상기 프리엠블 패턴이 늘럭 셀의 1및 0반복 패턴을 포함하는 것을 특징으로 하는 기억 매체.
  5. 제1항에 있어서, 상기 어드레스 마크 어드레스 다음에 이어지는 한 필드의 어드레스 마크 형태 패턴을 포함하는 것을 특징으로 하는 기억 매체.
  6. 제5항에 있어서, 상기 어드레스 마크 패터이 최소한 ID헤더 어드레스 마크와 데이타 헤더 어드레스 마크를 식별하는 것을 특징으로 하는 기억 매체.
  7. 제6항에 있어서, 상기 어드레스 마크 형태의 패턴이 플레이백중에 + 또는 - 단일 비트 쉬프트된 허용 한계인 것을 특징으로 하는 기억 매체.
  8. 제1항에 있어서, 상기 기억 매체가 회전 디스크의 자기 데이타 기억 표면을 포함하는 것을 특징으로 하는 기억 매체.
  9. 데이타 기억 시스템의 데이타 시퀀서내의 동작들을 동기시키기 위한 한 바이트 클럭을 개시하기 위해 RLL 코드화 데이타 값의 한 스트림내의 어드레스 마크를 형성하고 선정된 RLL데이타 코드하에서 3개의 선속 전이 사이에서 발생하는 최대허용 길이중 최소한 2개의 인접한 순차들의 0을 포함하는 독특한 데이타 순차를 디코드하기 위한 방법에 있어서, 제1선속 전이를 검출하는 단계, 제2선속 길이를 검출하는 단계, 상기 제1선속 전이와 제2선속 전이 사이에서 상기 순차들의 제1순차들의 수를 누산하는 단계, 누산된0의 수가 상기 최대 허용 길이와 동일한 경우, 한개의 0을 + 또는 -하는 것을 결정하는 단계, 제3선속 길이를 검출하는 단계, 상기 제2선속 전이와 상기 제3선속 전이 사이에서 상기 순차중 제2순차중수를 누산하는 단계, 상기 0순차들중 제1및 제2순차의 합이 상기 최대 허용 길이와 동일한 경우, 1개의 0을 +또는 -하는 것을 결정하는 단계 및 결정된 합 및 제3선속 전이의 검출 시간에 비례하여 상기 바이트 클럭을 개시하는 단계를 포함하는 것을 특징으로 하는 방법.
  10. 제9항에 있어서, 데이타 스트림이 교번하는 선속 전이의 서정된 프리엠블 및 0을 포함하고, 선정된 최소량의 프리엠블을 검출하는 단계를 포함하는 것을 특징으로 하는 방법.
  11. 제9항에 있어서, 상기 제1선속 전이가 행내에서 3개의 0을 계수함으로써 검출되는 것을 특징으로 하는 방법.
  12. 제9항에 있어서, RLL 코드가 선속 전이들 사이에서 적어도 1개 미만의 0 또는 선속 전이들 사이에 7개 이상의 0이 존재하는 1,7 RLL 코드를 포함하는 것을 특징으로 하는 방법.
  13. 제12항에 있어서, 독특한 데이타 순차가 10 000 000 100 000 001(7,7),을 명목상으로 포함하고, 010 000 001 000 000 000(6,7); 1 000 000 001 000 000 010(8,7); 100 000 010 000 000 010(6,8); 100 000 000 100 000 010(8,6);100 000 001 000 000 100(7,6); 및 100 000 001 000 000 001(7,8)을 포함하는 패턴을 검출하는 것을 특징으로 하는 방법.
  14. 제9항에 있어서, 데이타 스트림이 상기 독특한 패턴에 이어지는 포스트엠블 데이타의 선정된 패턴을 포함하고, 포스트 엠블 데이타의 상기 선정된 패턴을 디코드하는 단계를 포함하는 것을 특징으로 하는 방법
  15. 제14항에 있어서, 다수의 독특한 패턴이 상기 포스트엠블 데이타에 의해 특징지워지므로, 복수의 어드레스마크가 식별되는 것을 특징으로 하는 방법.
  16. 회전데이타 기억 디스크를 포함하는 디스크 드라이브의 데이타 시퀀서용 고장 방지 어드레스 마크 디코더에 있어서, 데이타 변환기가 상기 디스크의 기억 표면 상에 형성된 동심원 데이타 트랙내에 기억된 데이타의 블럭들을 판독하기 위한 것이고, 데이타가 선정된 RLL코드에 따라 코드화되며, 독특한 데이타 순차를 검출하기 위한 디코더가, 독특한 순차가 선장된 프리엠블 패턴에 의해 선행되는 RLL 코드 데이타 스트림의 어드레스 마크을 형성하고 독특한 데이타 순차가 제1, 제2 및 제3선속 전이에 의해 분리된 RLL 코드하에서 최대 허용 길이인 0들의 최소한 첫번째 인접한 순차들을 포함하며 상기 시퀀서의 동작들을 제어하기 위한 바이트 클럭을 개시하기 위한 디코더이고, 선정된 프리엠블 패턴을 검출하고 상기 제1선속 전이를 검출하기 위한 제1상태, 상기 제1선속 전이의 검출에 이어 다수의 선정된 연속적인 0들을 검출하기 위해 제1상태에 이어지는 제2상태, 상기 제2선속 전이가 검출된 때까지 상기 제1순차들중의 나머지 0을 누산하고 상기 제1순차중 0들의 수가 최대 허용 길이인 경우, +또는 -1 비트 쉬프트를 결정하고, 제1 및 제2 인접한 순차들의 합이 최대 허용 길이와 동일한 경우, +또는 -1 비트 쉬프트를 결정하며, 제1순차가 최대 허용 길이와 동일하거나 최대 허용 길이 미만이거나 최대 허용 길이 이상인지의 여부에 의해 상기 다수의 후속 상태들중 한 상태가 결정되기 위해 상기 제2상태에 이어지는 제3상태 및 상기 독특한 데이타 순차의 검출을 신호화하고, 상기 비트 쉬프트에 무관하게 적당한 시간에 상기 바이트 클럭을 개시하기 위한 아이들 상태를 정하는 상태 머신을 포함하는 것을 특징으로 하는 디코더.
  17. 제16항에 있어서, 상기 제3전이시에 검출된 임의의 비트 쉬프트에 관련하여 아이들 상태로 유입되는 시간을 정하기 위한 다수의 후속 지연 상태를 포함하는 것을 특징으로 하는 디코더.
  18. 제16항에 있어서, RLL 코드가 선속 전이사이에서 1개 미만의 0이 존재하거나 선속 전이사이에서 7개 이상의 0이 존재하는 1,7 RLL 코드를 포함하는 것을 특징으로 하는 디코더.
  19. 제17항에 있어서, 프리엠블 패턴이 101을 포함하고 독특한 데이타 패턴이 명목상으로 10 000 000 100 000 001(7,7)을 포함하고, 010 000 001 000 000 000(6,7); 1000 000 001 000 000 010(8,7); 100 000 010 000 000 010(6,8); 100 000 000 100 000 010(8,6);100 000 001 000 000 100(7,6); 및 100 000 001 000 000 001(7,8)을 포함하는 패턴을 검출하는 것을 특징으로 하는 디코더.
  20. 제19항에 잇어서, 상기 6,7패턴이 상기 복수의 후속 상태중 상기 제3상태 및 제4상태에 의해 검출되고, 상기 아이들 상태로 직접 유도되는 지연 상태를 포함하고; 상기 8,7패턴이 상기 복수의 후속 상태들중 상기 제3상태 및 제5상태에 의해 검출되고 상기 지연 상태를 포함하며; 상기 6,8패턴이 상기 복수의 상태들중 상기 제3상태 및 제4상태에 의해 검출되고 상기 지연 상태를 포함하고; 상기 8,6패턴이 상기 복수의 상태들중 상기 제3상태 및 제6상태에 의해 검출되고 상기 지연 상태를 포함하며; 상기 7,7패턴이 상기 복수의 후속 상태들중 상기 제3상태 및 제7상태에 의해 검출되고 상기 지연 상태를 포함하고; 상기 7,6패턴이 상기 복수의 후속 상태들중 상기 제3및 제7상태에 의해 검출되고 제2지연 상태 및 상기 지연 상태를 포함하며; 상기 7,8 패턴이 임의의 상기 지연 상태들은 갖지 않고 상기 복수의 후속 상태들중 상기 제3상태 및 상기 제7상태에 의해 검출되는 것을 특징으로 하는 디코더.
  21. 제16항에 있어서, 상기 제3상태에 누산된 나머지 0들이 최대 허용 길이가 아니 +또는 -1비트 쉬프트인 이벤트내에서 상기 제3 상태로 부터 상기 제1상태로의 한개의 복귀 경로를 갖는 것을 특징으로 하는 디코더.
  22. 제16항에 있어서, 제1 및 제2인접한 순차들의 합이 최대 허용 길이가 아닌 경우 +또는 -비트 쉬프트된 상기 복수의 후속 상태들로 부터 다수의 복귀 경로를 포함하는 것을 특징으로 하는 디코더.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임
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