KR920005815A - 집적회로용 dram 셀 구조 및 커패시터 형성 방법 - Google Patents

집적회로용 dram 셀 구조 및 커패시터 형성 방법 Download PDF

Info

Publication number
KR920005815A
KR920005815A KR1019910004909A KR910004909A KR920005815A KR 920005815 A KR920005815 A KR 920005815A KR 1019910004909 A KR1019910004909 A KR 1019910004909A KR 910004909 A KR910004909 A KR 910004909A KR 920005815 A KR920005815 A KR 920005815A
Authority
KR
South Korea
Prior art keywords
layer
forming
polycrystalline silicon
capacitor
oxide
Prior art date
Application number
KR1019910004909A
Other languages
English (en)
Inventor
치우 창 티우
Original Assignee
리챠드 케이. 로빈슨
에스지에스-톰슨 마크로일렉트로닉스 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 리챠드 케이. 로빈슨, 에스지에스-톰슨 마크로일렉트로닉스 인코포레이티드 filed Critical 리챠드 케이. 로빈슨
Publication of KR920005815A publication Critical patent/KR920005815A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

내용 없음

Description

집적회로용 DRAM 셀 구조 및 커패시터 형성 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1-4도는 본 발명에 따른 DRAM 셀의 형서방법을 도시한 도면.

Claims (6)

  1. 집적회로 소자상에 커패시터를 형성하는 방법에 있어서, 상기 소자에 걸쳐 제1다결성 실리콘층을 형성하는 단계와; 상기 제1다결정 실리콘 층위에 제1산화층을 형성하는 단계와, 상기 제1산화층위로 질화층을 형성하는 단계와; 나머지 영역은 노출시킨채 커패시터영역을 형성하도록 상기 산화층과 질화층을 패턴화하는 단계와; 제2산화층은 상기 패턴화된 질화층상에 형성하고 제1산화층-질화층-제2산화층이 함께 커패시터 유전체층을 이루며, 상기 노출된 다결정 실리콘 영역을 산화시키는 단계와; 제1, 제2다결정 실리콘층들이 커패시터판을 형성하며 상기 커패시터 유전체 층위로 제2다결정 실리콘층을 형성하는 단계로 구성됨을 특징으로 하는 집적회로 소자상에 커패시터를 형성하는 방법.
  2. 제1항에 있어서, 상기 방법은 상기 제1다결정 실리콘 층을 형성하기 전에 그 밑 기판까지 절연층을 통해 개구를 형성하며, 제1다결정 실리콘 층 기판과 전기 접촉을 만드는 단계를 포함함을 특징으로 하는 집적회로 소자상에 커패시터를 형성하는 방법.
  3. 제1항에 있어서, 상기 방법은 상기 제1다결정 실리콘 층을 형성한후 그 다결정층을 선택된 도전율 형태로 도프하도록 불순물을 주입하는 단계를 더 포함함을 특징으로 하는 집적회로 소자상에 커패시터를 형성하는 방법.
  4. 제3항에 있어서, 상기 불순물은 인율 구성함을 특징으로 하는 집적회로 소자상에 커패시터를 형성하는 방법.
  5. 집적회로 소자용 DRAM셀 구조에 있어서, 통과 게이트와; 상기 통과 게이트와 상기 소자의 바로 이웃 부분들을 카바하는 절연층과; 제1부분은 커패시터판을 이루고 제2부분은 산화되어 절연체를 제공하며, 통과 게이트를 카바하는 도프된 제1다결정 실리콘 층과; 상기 제1다결정 실리콘층의 제1부분위에 위치하는 유전체층과; 상기 유전체 층과 상기 제1, 제2다결정 실리콘 층들이 커패시터를 형성하며 상기 유전체 층위에 위치하는 제2다결정 실리콘 층으로 구성됨을 특징으로 하는 집적회로 소자용 DRAM셀 구조.
  6. 제5항에 있어서, 상기 유전체 층은 2개의 산화 층사이에 삽입된 질화층을 구성함을 특징으로 하는 집적회로 소자용 DRAM셀 구조.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019910004909A 1990-04-30 1991-03-28 집적회로용 dram 셀 구조 및 커패시터 형성 방법 KR920005815A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US51628890A 1990-04-30 1990-04-30
US07/516288 1990-04-30

Publications (1)

Publication Number Publication Date
KR920005815A true KR920005815A (ko) 1992-04-03

Family

ID=24054918

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019910004909A KR920005815A (ko) 1990-04-30 1991-03-28 집적회로용 dram 셀 구조 및 커패시터 형성 방법

Country Status (3)

Country Link
EP (1) EP0455338A1 (ko)
JP (1) JPH05347381A (ko)
KR (1) KR920005815A (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2331839B (en) * 1997-07-19 1999-10-13 United Microelectronics Corp Process and structure for embedded dram
US6344964B1 (en) * 2000-07-14 2002-02-05 International Business Machines Corporation Capacitor having sidewall spacer protecting the dielectric layer

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2681887B2 (ja) * 1987-03-06 1997-11-26 シ−メンス、アクチエンゲゼルシヤフト ３次元１トランジスタメモリセル構造とその製法

Also Published As

Publication number Publication date
EP0455338A1 (en) 1991-11-06
JPH05347381A (ja) 1993-12-27

Similar Documents

Publication Publication Date Title
KR920001724A (ko) 반도체 장치 및 그 제조방법
KR900005466A (ko) 반도체기억 장치 및 그 제조방법
KR930005257A (ko) 박막 전계효과 소자 및 그의 제조방법
KR960012469A (ko) 커패시터, 바이폴라 트랜지스터 및 igfet를 갖는 반도체 집적 회로 장치의 제조 방법
KR890003038A (ko) 페데스탈 구조를 가지는 반도체 제조 공정
KR980006387A (ko) 아날로그용 반도체 소자의 폴리레지스터 및 그의 제조방법
KR900001045A (ko) 스택 커패시터 dram 셀 및 그의 제조방법
KR940027149A (ko) 반도체 기억 장치 및 그 제조 방법
KR920007787B1 (ko) 반도체 장치 및 그 제조방법
KR960019727A (ko) 반도체 메모리장치 및 그 제조방법
KR960042923A (ko) 폴리사이드 구조를 갖는 반도체장치 및 그의 제조방법
KR910013571A (ko) 유전물질에 의해 분리되어 있는 전극쌍이 포함된 다양한 소자를 구비한 직접회로의 제조방법
KR910010731A (ko) 반도체장치 및 그 제조방법
KR920022562A (ko) 반도체 집적 회로 제조방법
KR920005815A (ko) 집적회로용 dram 셀 구조 및 커패시터 형성 방법
KR960006042A (ko) 반도체장치 및 그 제조방법
KR930005120A (ko) 반도체 장치의 제조방법
KR920013728A (ko) 반도체 기억장치 및 그 제조방법
KR910013273A (ko) 초고집적 디램셀 및 그 제조방법
JP3127951B2 (ja) 半導体装置及びその製造方法
KR960026245A (ko) 폴리사이드 콘택 및 그 형성방법
KR100275114B1 (ko) 낮은비트라인커패시턴스를갖는반도체소자및그제조방법
JPH0590492A (ja) 半導体集積回路とその製造方法
JPS61150376A (ja) 半導体装置
KR910001876A (ko) 반도체 장치 제조방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid