KR920005308B1 - 하드웨어적으로 crt 해상도를 pdp 해상도로 변환하는 표시제어장치 - Google Patents

하드웨어적으로 crt 해상도를 pdp 해상도로 변환하는 표시제어장치 Download PDF

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KR920005308B1
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가부시기가이샤 도시바
아오이 죠이치
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Abstract

내용 없음.

Description

하드웨어적으로 CRT 해상도를 PDP 해상도로 변환하는 표시제어장치
제1도는 본 발명이 적용되는 컴퓨터 시스템 전체를 나타내는 블록도.
제2도는 제1도에 도시하는 표시제어장치의 상세한 블록도.
제3도는 제2도에 도시하는 CRT 컨트롤러(31) 내의 클록 관리 레지스터의 비트 어사인먼트를 나타내는 도면.
제4도는 제3도에 도시한 클록 관리 레지스터의 비트(2)와 비트(3)의 각 비트 패턴과 그 기능을 나타내는 도면.
제5도는 제2도에 도시하는 CRT 컨트롤러(31) 내의 클록 모드 레지스터의 비트 어사인먼트를 나타내는 도면.
제6도는 제5도에 도시하는 클록 모드 레지스터의 비트(0)의 내용과 그 기능을 나타내는 도면.
제7도는 제2도에 도시하는 CRT 컨트롤러(31)내의 수평방향 파닝 레지스터의 비트 어사인던트를 나타내는 도면.
제8도는 수평방향의 도트의 시프트 폭을 설명하기 위한 도면.
제9도는 수평방향의 파닝 레지스터의 3-0의 각 값과 그 기능을 설명하기 위한 도면.
제10도는 제2도에 도시하는 표시 타이밍 변환회로(323)를 상세하게 도시한 블록도.
제11도는 수평해상도를 720 도트로부터 640 도트로 변환할때의 폰트 변환을 설명하기 위한 도면.
제12도는 제2도에 도시하는 실시예의 변형예를 나타내는 도면.
* 도면의 주요부분에 대한 부호의 설명
11 : CPU 19 : 커쉬 메모리
26, 324, 326 : 셀렉터 40 : 유닛
61 : 데이타 버스 311 : 클록 관리 레지스터
313 : 파닝 레지스터 321 : PDP 팔레트
322 : 표시타이밍 데이타 레지스터
323 : 표시 변환 회로 325 : 액세스 디코더
361 : PDP 테이블
본 발명은 플라즈마 디스플레이 유닛을 표준 장치로 설비하고, CRT 디스플레이 유닛을 임의로 접속가능케 한 퍼소널 컴퓨터, 퍼소널 워크 스테이션 등의 컴퓨터 시스템에 사용하는데 적합한 표시제어장치에 관한 것이다.
일반적으로 랩 탑 타입(Lap-top-type)의 퍼소널 컴퓨터나 퍼소널 워크 스테이션 등에서는 표시장치로서, 액정 디스플레이나 플라즈마 디스플레이가 쓰이고 있다. 그러나, 지금까지 구축한 소프트 웨어 자산을 계승하기 위하여, CRT 디스플레이 유닛을 대상으로 만드러진 애플리케이션 프로그램도, 상기 컴퓨터로 실행시키는 것이 요망되었다. 이때문에, 상기 컴퓨터는 플라즈마 디스플레이 유닛을 표준장치로 설비하고, CRT 디스플레이 유닛을 옵션으로 접속가능케하는 구성이 취해진다.
그러나 플라즈마 디스플레이 유닛과 CRT 디스플레이 유닛은 상이한 표시 타이밍 데이타를 갖는다. 예컨대, CRT 디스플레이 유닛은 수평방향 해상도가 720도트(표준 텍스트 표시)인데 대하여, 플라즈마 디스플레이 유닛의 수평방향 해상도는 640도트이다. 따라서 CRT 디스플레이 유닛용으로 만드러진 기본 입력 및 출력 시스템 프로그램(BIOS)이나, 애플리케이션 프로그램을 아무런 변경도 하지않고, 표시장치로서, 플라즈마 디스플레이를 써서 실행할 수는 없다.
이때문에, 종래에서는 CRT 디스플레이 유닛용 애플리케이션 프로그램을 써서, CRT 디스플레이 유닛과 플라즈마 디스플레이 유닛의 양쪽을 동시에 표시할(이하, 듀얼 디스플레이 모드라 함) 수는 없었다.
본 발명의 목적은 CRT 디스플레이 유닛과 플라즈마 디스플레이 유닛의 양쪽을 동시에 표시할 수 있는 표시제어장치를 제공하는 것이다.
본 발명의 다른 목적은 듀얼 디스플레이 모드에 있어서, CRT 디스플레이 유닛용으로 만들어진 BIOS를 아무런 변경함이 없이 CRT용 표시타이밍 데이터로부터 플라즈마 디스플레이용 표시타이밍 데이타를 자동생성하여, CRT 애플리케이션 프로그램을 써서 CRT 디스플레이 유닛과 플라즈마 디스플레이 유닛의 양쪽을 동시에 표시할 수 있는 표시제어장치를 제공하는 것이다.
본 발명의 제1의 아스펙트에 의하면 플라즈마 디스플레이 유닛을 표준장치로 장착하고, 상기 플라즈마 디스플레이 유닛의 해상도와 상이한 해상도를 갖는 CRT 디스플레이 유닛을 임의로 접속가능케한 시스템에 있어서, CRT 디스플레이 유닛의 해상도를 갖는 표시타이밍 데이타에 의거 플라즈마 디스플레이 유닛의 해상도를 갖는 표시타이밍 데이타를 출력하는 표시제어장치는 상기 CRT 디스플레이 유닛의 해상도를 갖는 표시타이밍 데이타로부터 상기 플라즈마 디스플레이 유닛의 해상도를 갖는 표시타이밍 데이타를 작성하는 표시타이밍 데이타 작성수단과 상기 표시타이밍 데이타 작성수단에 의하여 작성된 표시타이밍 데이타에 의거 상기 CRT 디스플레이 유닛과 플라즈마 디스플레이 유닛을 표시 구동하는 수단을 구비한다.
본 발명의 제2의 아스펙트에 의하면 플라즈마 디스플레이 유닛을 가진 시스템에 있어서 표시제어장치는 CRT 디스플레이 유닛용 표시타이밍 데이타를 입력하고 플라즈마 디스플레이 유닛용 표시타이밍 데이타를 출력하는 수단과; 표시타이밍 데이타의 독출요구에 응답하여, 상기 CRT 디스플레이 유닛용 표시타이밍 데이타를 출력하는 수단을 구비한다.
본 발명의 제3의 아스펙트에 의하면 플라즈마 디스플레이 유닛을 가진 시스템에 있어서 표시제어장치는 CRT 디스플레이 유닛용 표시타이밍 데이타를 입력하고, 플라즈마 디스플레이 유닛용 표시타이밍 데이타를 출력하는 수단과; 상기 출력된 플라즈마 디스플레이 유닛용 표시타이밍 데이타에 의거 상기 플라즈마 디스플레이 유닛을 표시 구동하는 수단을 구비한다.
본 발명에 의하면 CRT용 BIOS나 CRT용 애플리케이션 소프트웨어를 전혀 변경하지 않고 CRT용 애플리케이션 소프트를 플라즈마 디스플레이 유닛로 사용해서 실행할 수 있다. 플라즈마 디스플레이 유닛의 수평 해상도는 640 도트임으로, CRT 디스플레이 유닛의 수평 해상도를 640도트로 표시 구동하기 위하여 CRT 표시용의 9×16도트 구성의 폰트(1문자 9×16도트의 박스 사이즈)의 가로 방향 9도트째의 표시기간을 없애고, 8×16도트의 폰트 사이즈로 압축하고 있다. 이 압축된 폰트를 CRT 디스플레이 유닛 및 플라즈마 디스플레이 유닛의 양쪽에 표시한다.
또, 본 발명에 의하면, CRT BIOS나 CRT용 애플리케이션 소프트를 전혀 변경하지 않고, 듀얼 디스플레이 모드를 구성하고 있으므로, CPU(11)측은 어디까지나 수평 해상도가 720도트이고, CRT 유닛을 표시구동하고 있다고 생각하고 있다. 또, CRT 컨트롤러내에 설치된 클록 관리 레지스터, 클록 모드 레지스터 및 수평 파닝 레지스터의 내용이 판독되는 구성으로 되고 있다. 따라서, CPU로부터 이들의 레지스터가 리드되었을 때는 수평 해상도 720도트용의 제어데이타를 CPU(11)에 돌리기 위한 레지스터를 갖고 있다.
제1도는 본 발명이 적용되는 예컨대 랩 톱 타입의 퍼소널 컴퓨터의 전체를 가리키는 블록도이다. 제1도에 있어서, 엘레멘트(11)는 시스템 전체의 제어를 맡는 중앙처리장치(CPU)이다. 엘레멘트(12)는 32비트폭의 데이타 버스(D31-34, D23-16, D15-8, D7-0)이다. 엘레멘트(13)는 데이타 버스(12)상의 데이타를 래치하는 래치회로(B-LAT)이다. 엘레멘트(14)는 32비트폭의 메모리 버스(MD31-24, 1MD23-16, MD15-8, MD7-0)이다. 엘레멘트(16)은 16비트폭 및 7비트폭의 어드레스 버스(SA19-0, LA23-17)와 16비트폭의 데이타 버스(SD15-8, SD7-0) 76로서 구성되는 시스템 버스이다. 엘레멘트(15)는 어드레스 버스(SA19-0, LA23-17)상의 어드레스 데이타 및 데이타 버스(SD15-8, SD7-0) 16a상의 데이타를 래치하는 래치회로(C-LAT)이다. 엘레멘트(17) 및 (18)은 각각 동적 램덤 액세스 메모리(DRAM)로 구성되고, 배트리 백업된 내부 RAM이다. 엘레멘트(19)는 캐쉬 메모리 및 엘레멘트(20)는 기본 입력 및 출력 시스템 메모리(BIOS)를 기억하는 내부 ROM(BIOS-ROM)이다. 이 BIOS-ROM(20)은 후술하는 CRT 컨트롤러(31)에 세트하는 CRT용 표시타이밍 데이타를 기억지정한다.
엘레멘트(21)는 메모리 컨트롤을 포함하는 시스템 전체의 타이밍 제어를 맡는 타이밍 컨트롤러(TC)이다. 엘레멘트(22)는 시스템 버스(16)의 제어를 행하는 버스 컨트롤러(BUS-CNT)이다. 엘레멘트(23)는 캐시메모리(19)를 제어하는 캐시 메모리 컨트롤러(CMC)이다.
엘레멘트(30)는 CRT 디스플레이를 고해상도(수형방향 720도트) 및 다계조(64개조)로 표시 드라이브하는 표시제어기능과, CRT 디스플레이 및 플라즈마 디스플레이를 동시에 표시 드라이브(이 경우에는 각 디스플레이 공히, 표시해상도는 수평방향 640도트가 된다)라는 표시제어기능을 갖고 고해상도 표시 시스템(HRGS)이며, 배치 본체에 임의로 접속할 수 있는 구성을 가진다. 이 고해상도 표시 시스템(30)에는 커넥터 CI(도시생략)을 통하여 CRT 디스플레이가 임의로 접속된다. 엘레멘트(35)는 플라즈마 디스플레이(PDP)를 표시 드라이브 제어하는 표시 시스템(BGS)이다. 이 표시 시스템(35)에는 커넥터 C2(도시생략)를 통하여 플라즈마 디스플레이(PDP)가 접속된다. 그리고, 플라즈마 디스플레이는 표준장비이며, 통상은 커넥터 C2에 접속된 그대로의 상태가 되어 있다.
엘레멘트 SL1, SL2는 표시용 아답터 보드를 포함하는 각종 확장용 보드를 접속 가능한 확장을 슬롯(SLOT-B, SLOT-C)이다.
제2도는 제1도에 도시하는 고해상도 표시시스템(30)을 상세하게 나타내는 블록도이다. 엘레멘트(31)는 CRT 디스플레이 유닛(50)을 상기한 바와같은 고해상도(720도트)로 표시 드라이브하는 CRT 표시 컨트롤러(CRT-CNT)이다. 상기 기술된 CRT 컨트롤러(31)는 미합중국 파라다이스로부터 이용가능한 아답터 PVGA1이다. 이 컨트롤러(31)는 클록 관리 레지스터(311), 클록 모드 레지스터(312), 수평방향 파닝 레지스터(313)을 갖고 있다. 이들 레지스터(311, 312, 313)는 CRT 표시 타이밍을 관리하는데 쓰인다.
클록 관리 레지스터(311)(I/O 포트 어드레스 : 3C2(H)는 수평 해상도가 640도트의 기본 클록(25, 175MHz) 혹은 수평 해상도가 720도트의 기본 클록(28,322MHz)를 선택하는데 사용된다. 즉, 클록 관리 레지스터(311)는 제3도에 도시하는 바와같이 구성된다. 제3도에 도시하는 바와같이, 비트 0에는 "I/O 어드레스 선택"이 아사인 되고, 비트 1에는 "에이블 램"이 할당하고, 비트 2 및 비트 3에는 본 발명에 직접 관계하는 "클록 선택 0" 및 "클록 선택 1"이 할당되고, 비트 5에는 "짝홀수용 페이지 비트"가 할당되고, 비트 6에는 "수평 SYNC 극성"이 할당되고, 비트 7에는 "수직 SYNC 극성"이 할당되고 있다.
"I/O 어드레스 선택"는 CRT 컨트롤러(31)에 맵된 레지스터의 포트 어드레스를 결정하는 비트이며, 이 비트가 "0"일때, 모노크로뮤레이션에 대응하고 "1일때, 컬러 에뮤레이션에 대응하도록 CRT 컨트롤러(31)의 어드레스 및 입력 상태 레지스터의 어드레스가 결정된다.
"인에이블 램"은 비트 1이 "0"일때, CPU(11)이 VRM(33)을 액세스 하는 것을 금지하고, "1"일때 CPU(11)이 VRAM(339을 액세스 하는 것을 허가로 하는 정보이다.
비트 2 및 비트 3은 본 발명에 관한 기본 클록을 선택하기 위한 정보이며, 제4도에 도시한대로 비트 2가 "0"일때, 수평 해상도 640도트용의 기본 클록(25, 175MHz)이 선택되고, "1"일때, 수평 해상도의 720도트용의 기본 클록(28, 322MHz)이 선택된다.
본 발명의 실시예에 의하면, 듀얼 디스플레이 모드에 있어서, CRT 디스플레이 유닛의 수평 해상도를 플라즈마 디스프레이 유닛과 마찬가지로 640도트로 하기 위하여, 클록 관리 레지스터(3C2(H))의 비트 2를 "0"으로 설정하고 있다.
비트 5는 짝/홀수 모드일때, 2개의 64KB 페이지 메모리 중 어느 것을 쓰는가를 선택하는 정보이며, 비트 6은 수평 동기신호의 정극성 및 부극성을 결정하기 위한 정보이다. 그리고 비트 0, 1, 4-7의 정보에 대하여는 본 발명에 적절 관계하지 않으므로, 그 상세한 설명은 생략한다.
클록 모드 레지스터(3/2)(I/O 포트 어드레스 : 3C5, O1(H))는 1캐릭터의 도트수(9도트/8도트)를 관리하는 레지스터를 나타내는 레지스터이며, 각 비트 아사인먼트는 제5도에 도시된다. 제5도에 도시하는대로, 본 발명에 직접 관계하는 비트 0에 "8/9 도트 클록"이 아사인되고, 비트 2에 "시프트 로드"가 아사인되고, 비트 3에 "도트 클록"이 아사인되고, 비트 4에 "시프트 4"가 아사인되고, 비트 5에 "스크린 오프"가 아사인되고, 남은 비트는 "예약"으로 되어 있다. 즉, 비트 0은 캐릭터 클록의 도트수를 결정하는 비트이며, 제6도에 도시하는대로 비트 0이 "0"일때, 1캐릭터 록은 9도트폭으로 구성되고, "1"일때, 8도트 폭으로 구성된다.
본 발명의 실시예에 의하면, 듀얼 디스플레이 모드에 있어서 CRT 디스플레이 유닛의 수평 해상도를 플라즈마 디스플레이 유닛과 동일하게 640 도트로 하기 위하여, 클록 모드 레지스터(3C5, O1(H))의 비트 0을 "1"로 세트하고 있다. 1라인 80캐릭터로서, 8(도트)×80(캐릭터)=640(도트) "시프트 도트"는 데이타의 로드를 가리킨다. 즉, 비트 2를 "2"으로 하고, 비트 4(시프트 4)를 "0"으로 하면 1캐릭터 록마다 데이타가 로드되고, 시프트 레지스터에 보내어진다. 비트 2를 "1"로 하고, 비트 4를 "0"으로 하면, 2캐릭터 록마다 데이타가 로드되고, 16비트마다 시프트 레지스터에 보내어진다. 또, 비트 3을 "0"으로 하면, 컨트롤 칩에 입력된 클록이 도트 클록이 된다. 또, 이 비트를 "1"로 하면, 컨트롤 칩에 입력된 클록이 2주분되고, 도트 록이 된다.
비트 4를 "0"으로 하면 1(또는 2)캐릭터마다 데이타가 로드되고 시프트 레지스터에 보내어진다. 또 비트 4를 "1"로 하면, 4캐릭터마다 데이타가 로드되고 32비트 마다에 데이타가 시프트 레지스터에 보내어진다. 또, 비트 5를 "1"로 하면, 표시는 오프하고, 시스템 프로세서는 VRAM를 항상 액세스 가능으로 된다. 동상의 표시를 행하는 경우에는 "0"로 설정된다. "1"로 하여도, 수평, 수직 동기신호는 통상대로 CRT에 보내어진다. 이 비트를 사용함으로써, 화면의 고쳐쓰기가 재빠르게 이루어진다. 그러나, 클록 모드 레지스터의 비트 1 내지 비트 7은 본 발명에 직접 무관계임으로 그 상세한 설명은 생략한다.
수평방향 파닝 레지스터(313)(I/O 포트 어드레스 : 3CO13(H))는 1캐릭터내의 수평방향 스크롤 도트수를 관리하는 레지스터이며, 각 비트 아사인멘트는 제7도에 도시한대로 구성되고 있다. 이 수평방향 파닝 레지스터에 세트되는 값에 응하여 수평방향의 도트 단위의 파닝 지정 표시를 최대 1캐릭터 폭 좌방향으로 시프트 할 수가 있다. 예컨대, 시프트 폭이 "5"의 경우 제8도에 도시한대로 5도트 시프트되고, 좌에서 6번째의 도트에서 표시된다. 수평 방향 파닝 레지스터의 비트 0에서 비트 3에 설정하는 값과 시프트 폭과의 관계를 제9도에 도시한다. 비트 0에서 비트 3으로 세트된 값에 의하여, 비디오의 데이타를 수평방향의 좌로 시프트하는 PEL(화소)의 수가 선택된다. 펠페닝은 텍스트 모드와 그래픽 스 모드의 양쪽에서 이용할 수 있다. 모노크로에뮤레이션 텍스트 모드(모드 7, 7t)와 모드 0+, 1+, 2+, 3+에서는 최대 8화소가 시프트된다. 기타의 모든 텍스트 모드, 그래픽스 모드에서는 최대 7화소 시프트된다. CRT-CNT(31)내의 스타트 어드레스를 전환함으로서, 보다 크게 파닝하는 것이 가능하다. 레지스터 설정치와 시프트 폭의 관계는 제9도에 도시된다. 듀얼 디스플레이 모드의 경우, 모드 0+, 1+, 2+, 3+, 7, 7+로 비트 3-0의 값을 7로 설정하여도, 시프트 폭은 7이 된다. 기타는 인터페이스로 규정한 기능과 같이 된다.
이들의 레지스터(311), (312), (313)에로의 값의 세트는 표시제어부(32)내의 표시 타이밍 변환 회로(323)에 의하여 행해진다.
표시제어부(32)는 시스템 버스(16)을 통하여, CPU(11)과의 사이에서, 표시제어 데이타의 주고 받음을 행하는 버스 인터페이스 기능과 플라즈마 디스플레이 유닛(PDP)의 표시를 제어하는 각종의 기능회로부가 실장된 게이트 어레이 구조의 표시제어부(DC)이다. 표시제어부(32)는 플라즈마 디스플레이(40)의 계조표시에 제공되는 PDP 팔리트(321) CPU(11)에서 송출된 수평 해상도가 720 도트의 CRT용 표시 타이밍 데이타, 즉 듀얼 디스플레이 모드에 있어서, BIOS-ROM(20)으로부터 공급된 CRT용 표시 타이밍 데이타 클록 관리 레지스터(311), 클록 모드 레지스터8312), 수평방향 파닝 레지스터(313)에 세트해야 할 표시 타이밍 데이타를 유지하는 표시 타이밍 데이타 레지스터(322), 이 표시 타이밍 데이타 레지스터(322)의 표시 타이밍 데이타를 듀얼 디스플레이 모드의 경우에, 수평해상도가 640도트의 표시 타이밍 데이타로 변환하여 CRT 표시 컨트롤러(31)내의 클록 관리 레지스터(311), 클록 모드 레지스터(312) 및 수평방향 파닝 레지스터(313)에 설정하는 표시 타이밍 변환회로(323) 등이 설치케 된다.
표시 타이밍 데이타 레지스터(322)에는 BIOS-ROM(20)에 미리 기억된, 수평해상도 720의 경우의 CRT용 표시 타이밍이 CPU(11)에 의하여 데이타 버스(61)을 통하여 공급된다. 상술한 클록 관리 레지스터(311), 클록 모드 레지스터(312) 및 수평방향 파닝 레지스터(313)는 CPU(11)에 의하여 독출 가능하게 구성되고 있다. 따라서, 표시제어부(32)에는 셀렉터(326)가 설치되고 있다. 셀렉터(326)에는 클록 관리 레지스터(311), 클록 모드 레지스터(312) 및 수평방향 파닝 레지스터(313)의 각 내용이 멀리 버스(327)을 통하여 셀렉터(326)에 공급됨과 동시에 표시 타이밍(322)의 내용이 셀렉터(326)에 공급된다. 디코더(325)는 CPU(11)로부터 공급된 I/O 보드 어드레스가 "3C2(H)", "3C5, O1(H)" 및 "3CO, 13(H)"의 경우, 셀렉터(326)에 선택정보를 공급하고, 표시 타이밍 레지스터(322)의 내용을 CPU(11)에 공급하고, 그 이외의 I/O 포트 어드레스의 경우에는 멀리 버스(327)에서 공급된 데이타를 CPU(11)에 공급한다.
또 디코더(328)은 CRT 디스플레이 모드 또는 듀얼 디스플레이 모드를 판별하고, CRT 디스플레이 모드시에는 BIOS-ROM(20)부터 공급된 수평해상도가 720도트의 CRT 디스플레이용 표시 타이밍 데이타를 CRT-CNT(31)내의 클록 관리 레지스터(311), 클록 모드 레지스터(312) 및 수평방향 파닝 레지스터(313)에 세트하도록 셀렉터(324)를 제어하고, 듀얼 디스플레이 모드를 판별한때에는 표시 타이밍 변환회로(323)에 의하여, 수평해상도가 640도트의 CRT 및 PDP용 표시 타이밍 데이타를 클록 관리 레지스터(311), 클록모드 레지스터(312) 및 수평방향 파닝 레지스터(313)에 공급하도록 셀렉터(324)를 제어한다.
또, 디코더(331)은 어드레스 23-17비트를 디코드하고 MEMI 62신호를 시스템 버스(16)에 출력하나, 본 발명에 직접 관계가 없음으로 그 상세한 설명은 생략한다.
표시 타이밍 변환회로(323)는 표시 타이밍 레지스터(322)에 간직된, 수평방향 해상도 720도트의 경우의 CRT 디스플레이 유닛(50)용 표시 타이밍 데이타로부터 수평방향 해상도가 640도트의 경우의 CRT용 및 플라즈마 디스플레이용 표시 타이밍 데이타를 변환하는 회로이다.
표시 타이밍 회로(323)가 제10도에 도시한다. 제10도에 도시한대로 표시 타이밍 변환회로(323)은 엔드 게이트(351), 오어 게이터(352) 및 기산기(353)와 아울러 셀렉터(354)로서 구성된다.
엔트 게이트(351)의 한쪽의 입력단자에는 록 관리 레지스터(3C2(H))의 비트 2가 공급되고, 다른쪽 입력 단자에는 "0"이 공급된다. 오어 게이트(352)의 한쪽의 입력단자에는 클록 모드 레지스터(3C5,O1(H))의 비트 0이 공급되고, 다른쪽 입력단자에는 "1"이 공급된다. 또한 기산기(353)의 한쪽의 입력단자에는 수평방향 파닝 레지스터(3C0,13(H))의 비트 3-0의 값이 공급되고, 다른쪽 입력단자에는 "+1"이 공급된다.
이 결과, 엔드 게이트(351)은 항상 3C2(H)의 비트 2가 "0"인 데이타를 출력하고, OR 게이트(352)는 3C5, O1(H)의 비트 "1"인 데이타를 출력하고, 가산기(353)는 3CO,13(H)의 비트 3-0의 값을 1증가시킨다. 가산기(353)의 출력은 셀렉터(354)에 공급된다. 셀렉터(354)는 수평해상도가 720도트인 때에, 가산기(353)부터의 출력을 선택출력하고, 수평해상도가 640도트인 경우에는 상기 3CO, 13(H)의 비트 3-0의 값을 버스수로 한다.
이와같이 하여, 수평해상도가 720도트에서 640도트용으로 변환된 표시 타이밍 데이타가 멀리 버스(321)을 통하여 CRT 컨트롤러(31)내의 클록 관리 레지스터(311), 클록 모드 레지스터(312) 및 수평방향 파닝 레지스터(313)에 공급된다.
그리고, 수평해상도 이외의 표시 타이밍 데이타는 변환하지 않고 그대로 PDP용의 표시 타이밍 데이타로서 사용하고 있다. 따라서, 이 실시예에서는 플라즈마 디스플레이 유닛으로서, CRT 디스플레이 유닛과 같은 타이밍으로 동작하는 플라즈마 디스플레이 유닛을 사용하고 있다. 이와같은 플라즈마 디스플레이 유닛에 대하여는 예컨대 1989년 5월 23일에 출원된 플라즈마 디스플레이 콘트롤 시스템에 기재되고 있다.
그리고, 상술한 수평해상도의 변환에 있어서, 레지스터(322)가 변환회로(323)을 쓴 것과 동일하게 다른 표시 타이밍 데이타에 대하여도, 각각 레지스터와 변환회로를 갖도록 구성하면, CRT용 BIOS를 변경하지 않고, CRT 디스플레이 유닛과 PDP 디스플레이 유닛의 양쪽을 표시 구동할 수가 있다.
또, 상기 실시예에서 표시제어부(32)는 고집접 반도체 소자에 의하여 1칩으로 구성되고 있다.
제2도에 있어서 표시 데이타 메모리(이하, VRAM라고 함)(33)는 예컨대 64×4 비트로 구성되고, 표시데이타를 격납한다. CRT 표시 데이타 생성부(34)는 CRT 표시 컨트롤러(31)의 제어하에 아나로그의 표시 데이타를 생성하는 CRT 표시 데이타 생성부이며, 내부에 CRT 팔레트(341) 및 디지탈 아나로그, 컨버터(342)를 갖는다. 16비트의 데이타 버스(SD15-00)는 시스템 버스(16)과 표시제어부(32)와의 사이에 있어서 고쳐쓰기 팔레트 데이타를 포함하는 각종 데이타를 전송한다. 데이타 버스(62)는 상기 팔레트 데이타를 CRT 표시 데이타 생성부(34)내의 CRT 팔레트(341)에 기입하기 위한 데이타 버스(SD7-0)이다.
이하, 본 발명의 1실시예의 동작에 대하여 설명한다.
듀얼 디스플레이 모드에 있어서, CRT 디스플레이 유닛(50)용 애플리케이션 프로그램이 실행되면, CPU(11)은 BIOS-ROM(20)부터 수평해상도가 각 20도트의 CRT용 표시 타이밍 데이타(CRT 컨트롤러(31)내의 클록 관리 레지스터(311), 클록 모드 레지스터(312) 및 수평방향 파닝 레지스터(313)에 세트되는 값)을 독출하고, 시스템 버스(16), 데이타 버스(61) 및 셀렉터(26)을 통하여 표시 타이밍 데이타 레지스터(322)에 세트한다. 표시 변환회로(323)은 수평해상도가 640도트의 경우의 기본 클록(25, 175MHz)를 CRT-CNT(31)이 출력하도록 클록 관리 레지스터에 세트되는 표시 타이밍 데이타의 비트 2를 "0"으로 세트한다. 또한 표시 변환회로(323)는, 1캐릭터 록을 8도트로 하도록 클록 모드 레지스터의 비트 0을 "1"로 세트된다. 또한 표시 변환회로(323)은 수평방향 파닝 레지스터의 비트 3-0의 각 값 0, 1, 2, 3, 4, 5, 6, 7, 8에 대하여 제9도에 도시한대로 시프트 폭이 각각 1, 2, 3, 4, 5, 6, 7, 8, 0가 되도록 "1"을 가산한다. 표시변환회로(323)는 이들 값을 셀렉터(324) 및 덜티 버스(데이타 버스와 어드레스 버스의 복합버스)(327)을 통하여 CRT-CNT(31)은 클록 관리 레지스터(311), 클록 모드 레지스터(312) 및 수평방향 파닝 레지스터(313)에 세트된 표시 타이밍 데이타에 의거, CRT 팔레트 데이타 및 PDP 팔레트 데이타를 CRT 팔레트(341) 및 PDP 팔레트(321)에 세트한다. 그리고, 팔레트 데이타를 세트한 후의 동작에 대하여는 이 설명에 직접 무관계함으로 생략하나, 예컨대 동일 발명자의 동시계속 출원된 미합중국 특허 제208, 044호에 기재되고 있다.
이상과 같이, 수평해상도가 720도트용의 CRT 디스플레이 유닛용 표시 타이밍 데이타를 640도트용의 표시 타이밍 데이타로 하드웨어적으로 변환함으로서, CRT 표시용의 9×16도트 구성의 폰트(1문자 9×16도트의 박스 사이즈)의 가로방향 9도트째의 표시기간(d8)을 없애고, 8×16도트의 폰트사이즈로 압축하고, 이폰트를 플라즈마 디스플레이 유닛(40) 및 CRT 디스플레이 유닛(50)에 표시한다. 이 듀얼 디스플레이 모드인데, CPU(11)측은 어디까지나, 9×16도트로써 있고, 하드웨어변환에 의하여 8×16으로 하고 있다.
따라서, CPU(11)에 상기 클록 관리 레지스터(311), 클록 모드 레지스터(312) 및 수평방향 파닝 레지스터(313)을 리드한 때에는 그 레지스터로의 액세스 디코더(325)로 검출하고, 미리 표시 타이밍 데이타 레지스터(322)에 간직시켜 놓은 표시 데이타를 CPU(11)에 전송하도록 셀렉터(326)가 제어된다.
한편, CRT 디스플레이 모드의 경우에는 디코더(326)에 의하여 그 모드를 검출하고, 셀렉터(324)에 의하여, 그 모드를 검출하며, 셀렉터(324)에 의하여, BIOS-ROM(20)부터 보내어진, 수평해상도 720도트의 경우의 표시타이밍 데이타가 선택되고, 각각 클록 관리 레지스터(311), 클록 모드 레지스터(312) 및 수평방향 파닝 레지스터(313)에 세트된다.
그리고, 본 발명은 상기 실시예에 한정되지 않는다. 예컨데, 상술한 표시 타이밍 데이타 레지스터(322) 및 표시변환회로(323)의 대신에 제12도에 도시한대로 CRT용 표시타이밍 데이타를 기억하는 CRT 테이블(362)과, PDP용 표시 타이밍 데이타를 기억하는 PDP 테이블(361)을 표시제어부(32)내에 설치한다. 시스템의 세트업시에, CPU(11)에 의하여 BIOS-ROM부터 CRT용 표시타이밍 데이타와 PDP용 표시타이밍 데이타를 각각 대응하는 테이블에 격납한다. 이후, 그들 테이블에 의거, CRT 팔레트 및 PDP 팔레트에 각각 팔레트 데이타를 세트하도록 구성하여도 된다. 이경우, CPU(11)부터 표시 타이밍 데이타의 리드요구가 있을때에는 상기 테이블에서 CRT용 표시타이밍 데이타를 독출하여 CPU(11)에 전송하면 된다.

Claims (9)

  1. 제1의 수평방향 해상도로 표시를 행하는 플라즈마 디스플레이 유닛(40)을 표준 장비하고, 제1 또는 제2의 수평방향 해상도로 표시를 행하는 CRT 디스플레이 유닛(50)을 임의로 접속가능케한 시스템으로서, 표시 모드로서는 CRT 디스플레이 모드시에 상기 CRT 디스플레이 유닛에 데이타가 표시되고, 듀얼 디스플레이 모드시에 상기 CRT 디스플레이 유닛과 플라즈마 디스플레이 유닛의 양쪽에 데이타가 표시되는 시스템에서 CRT 디스플레이의 해상도에 의거 플라즈마 디스플레이 유닛의 해상도를 하드적으로 출력하는 표시 제어장치에 있어서, 상기 듀얼 디스플레이 모드에서, 상기 CRT 디스플레이 유닛용 표시타이밍 데이타를 입력하고, 플라즈마 디스플레이 유닛용 표시 타이밍 데이타를 출력하는 수단(323, 361)과, 표시타이밍 데이타의 독출요구에 응답하여, 상기 CRT 디스플레이 유닛용 표시 타이밍 데이타를 출력하는 수단(322, 362)을 구비하는 것을 특징으로 하는 표시제어장치.
  2. 제1항에 있어서, 상기 플라즈마 디스플레이용 표시 타이밍 데이타를 출력하는 수단은 상기 CRT 디스플레이 유닛의 수평방향 해상도를 갖는 표시 타이밍 데이타로 변환하는 표시 타이밍 변환수단(323)을 구비하는 것을 특징으로 하는 표시제어장치.
  3. 제1항에 있어서, 상기 플라즈마 디스플레이용 표시 타이밍 데이타를 출력하는 수단과, 플라즈마 디스플레이용 표시 타이밍 데이타를 기억하는 PDP 테이블 수단(361)을 구비하는 것을 특징으로 하는 표시제어장치.
  4. 제1항에 있어서, 상기 표시 타이밍 데이타의 독출 요구에 응답하여, 상기 CRT 디스플레이용 표시 타이밍 데이타를 출력하는 수단은 상기 CRT 디스플레이 유닛용 표시데이타를 유지하는 유지수단(322)과, 표시 타이밍 데이타 외 독출요구가 CRT 디스플레이 유닛용의 표시 타이밍 데이타의 독출을 요구할때, 상기 유지 수단에 유지된 CRT 디스플레이용 표시 타이밍 데이타를 출력하는 수단(325, 326)을 포함하는 것을 특징으로 하는 표시제어장치.
  5. 제1항에 있어서, 사이 표시 타이밍 데이타의 독출 요구에 응답하여, 상기 CRT 디스플레이용 표시 타이밍 데이타를 출력하는 수단은 상기 시스템의 세트업시에 세트되는 CRT 디스플레이용 표시 타이밍 데이타를 격납하는 CRT 케이블 수단(362)과, 표시 타이밍 데이타의 독출요구가 CRT 디스플레이 유닛용의 표시 타이밍 데이타의 독출을 요구할 경우, 상기 CRT 테이블 수단에 격납된 CRT 디스플레이용 표시 타이밍 데이타를 출력하는 수단(325, 326)을 포함하는 것을 특징으로 하는 표시제어장치.
  6. 제2항에 있어서, 상기 시스템은 CRT 디스플레이 유닛에 데이타를 표시하는 CRT 디스플레이 모드와, 상기 CRT 디스플레이 유닛과 플라즈마 디스플레이 유닛의 양쪽에 데이타를 표시하는 듀얼 디스플레이 모드의 2개의 표시 모드를 적어도 가지며, 상기 표시모드가 듀얼 디스플레이 모드일 경우, 상기 표시 타이밍 변환수단(323)은 상기 타이밍 데이타 유지수단에 유지된 표시 타이밍 데이타를 상기 플라즈마 디스플레이 유닛의 수평 방향 해상도를 갖는 표시 타이밍 데이타로 변환하고, 상기 CRT 디스플레이 유닛(50)과 플라즈마 디스플레이 유닛(40)에 공급하며, 상기 표시 모드가 CRT 디스플레이 모드일 경우, 상기 CRT 디스플레이 유닛용 표시 타이밍 데이타를 상기 CRT 디스플레이 유닛(50)에 출력하는 수단(328, 324)을 추가로 포함하는 것을 특징으로 하는 표시제어장치.
  7. 제3항에 있어서, 상기 CRT 디스플레이 유닛용 표시 타이밍 데이타를 기억하는 CRT 테이블 수단(362)을 갖고, 상기 시스템은 CRT 디스플레이 유닛에 데이타를 표시하고 CRT 디스플레이 모드와, 상기 CRT 디스플레이 유닛과 플라즈마 디스플레이 유닛의 양쪽에 데이타를 표시하는 듀얼 디스플레이 모드의 2개의 표시모드를 적어도 가지며, 상기 표시모드가 듀얼 디스플레이 모드일 경우, 상기 PDP 테이블 수단(361)에 격납된 표시 타이밍 데이타가 상기 CRT 디스플레이 유닛과 플라즈마 디스플레이 유닛에 공급하고, 상기 표시 모드가 CRT 디스플레이 모드일 경우, 상기 CRT 테이블 수단에 격납된 표시 타이밍 데이타가 CRT 디스플레이 유닛에 공급하는 수단(328, 324)을 포함하는 것을 특징으로 하는 표시제어장치.
  8. 제1항에 있어서, 상기 표시 타이밍 데이타를 출력하는 수단은 상기 CRT 디스플레이 유닛에 표시하는 텍스트 표시문자의 수평방향의 특정도트된 위치의 도트를 솎아냄으로서 표시 타이밍 데이타를 생성하는 표시 타이밍 생성수단을 포함하는 것을 특징으로 하는 표시제어장치.
  9. 플라즈마 디스플레이 유닛(40)을 가진 시스템에 있어서, 표시제어장치는 CRT 디스플레이 유닛용 표시 타이밍 데이타를 입력하고, 플라즈마 디스플레이 유닛용 표시 타이밍을 출력하는 수단(323, 361)과, 상기 출력된 플라즈마 디스플레이 유닛용 표시 타이밍 데이타에 의거 상기 플라즈마 디스플레이 유닛을 표시 구동하는 수단(31)을 구비하는 것을 특징으로 하는 플라즈마 디스플레이 유닛을 가진 시스템.
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