KR920005266A - 반도체 장치 및 그 제조방법 - Google Patents
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Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1a도 내지 제1I도는 본 발명의 제1실시예에 따른 반도체 장치를 제조하는 단계를 도시한 수직 단면도.
제1a도는 LOCOS(국부적인 실리콘 산화)층을 형성하는 단계도.
제1b도는 제1산화물 막을 형성하는 단계도.
제1c도는 확산 저항기 영역을 형성하는 단계도.
제1d도는 제2산화물 막을 형성하는 단계도.
제1e도는 제1및 제2산화물 막을 선택적으로 제거하는 단계도.
제1f도는 티타늄 막을 적층하는 단계도.
제1g도는 티타늄 실리사이드 막을 제조하는 단계도.
제1h도는 티타늄 질화물을 제거하는 단계도.
제1I도는 층 박막, 접촉부, 및 알루미늄 리드(leads)를 형성하는 단계도.
Claims (7)
- (a) 반도체 기판의 표면위에 제1산화물 막을 적층시키는 단계와, (b) 제1산화물 막을 통해 반도체 기판위에 설정된 영역으로 이온 주입을 수행하는 단계와 (c) 제1산화물 막이 적층되는 반도체 기판의 표면에 대응하는 반도체 기판의 표면위에 제2산화물 막을 적층시키는 단계와 (d) 티타늄 실리사이드 막이 제공되는 부분에서 적어도 제2산화물 막을 선택적으로 그리고 국부적으로 제거하는 포토-에칭 처리를 수행하는 단계와,(e) 티타늄 실리사이드 층을 형성하는데 사용되는 티타늄 막을 적층시키는 단계와, (f) 그것에 의해 티타늄 실리사이드 막을 형성하기 위해 타타늄 막에 대해 열 처리를 수행하는 단계와, (g) 나머지 니타늄 막을 제거하기 위한 나머지 티타늄 막을 에칭하는 단계를 포함하는 반도체 장치 제조방법.
- 제1항에 있어서, 단계(c)에서, 제2산화물 막이 제1산화물 막 위에 겹치게 적층되는 반도체 장치 제조방법.
- 제1항에서 있어서, 단계(c)에서, 제2산화물 막이 제1산화물 막을 제거하자마자 실리콘 기판의 표면에 적층되는 반도체 장치 제조방법.
- 제1항에서 있어서, 단계(c)에서, 제2산화물 막이 제1산화물 막에 대해 열 처리를 수행함으로써 형성되는 반도체 장치 제조방법.
- 제1항에 있어서, 제2산화물이 막이 300 내지 1500옹스트롬 범위의 두께를 갖는 방법.
- 반도체 기판과, 상기 반도체 기판에서 형성된 이온 확산층과, 상기 이온 확산층 위에 선택적으로 제공된 적어도 하나의 티타늄 실리사이드 막과, 상기 티타늄 실리사이드 막을 제외한 일부분 위에 적층된 제1산화물 막과, 상기 제1산화물 막 위에 겹쳐서 적층된 제2산화물 막을 포함하는 반도체 장치.
- 제6항에 있어서, 상기 제2산화물 막이 300 내지 1500옹스트롬 범위의 두께를 갖는 반도체 장치.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임
Applications Claiming Priority (4)
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JP90-208975 | 1990-08-07 | ||
JP20897590 | 1990-08-07 | ||
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JP20897490 | 1990-08-07 |
Publications (1)
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KR920005266A true KR920005266A (ko) | 1992-03-28 |
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ID=67310279
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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KR1019910013632A KR920005266A (ko) | 1990-08-07 | 1991-08-07 | 반도체 장치 및 그 제조방법 |
Country Status (1)
Country | Link |
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KR (1) | KR920005266A (ko) |
-
1991
- 1991-08-07 KR KR1019910013632A patent/KR920005266A/ko not_active Application Discontinuation
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