KR910007539B1 - 드라이에칭방법 - Google Patents

드라이에칭방법 Download PDF

Info

Publication number
KR910007539B1
KR910007539B1 KR1019880008833A KR880008833A KR910007539B1 KR 910007539 B1 KR910007539 B1 KR 910007539B1 KR 1019880008833 A KR1019880008833 A KR 1019880008833A KR 880008833 A KR880008833 A KR 880008833A KR 910007539 B1 KR910007539 B1 KR 910007539B1
Authority
KR
South Korea
Prior art keywords
etching
temperature
dry etching
dry
gas
Prior art date
Application number
KR1019880008833A
Other languages
English (en)
Other versions
KR890003004A (ko
Inventor
신이치 다치
가즈노리 쓰지모토
사다유키 오쿠다이라
Original Assignee
가부시키가이샤 히타치세이사쿠쇼
미타 가츠시게
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 히타치세이사쿠쇼, 미타 가츠시게 filed Critical 가부시키가이샤 히타치세이사쿠쇼
Publication of KR890003004A publication Critical patent/KR890003004A/ko
Application granted granted Critical
Publication of KR910007539B1 publication Critical patent/KR910007539B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Plasma & Fusion (AREA)
  • Inorganic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

내용 없음.

Description

드라이에칭방법
제1a도 및 제1b도는 본원 발명의 일실시예를 설명하기 위한 도면.
제2도 및 제3도는 각기 에칭속도와 개스압의 관계 및 에칭속도와 RF전력과의 관계를 나타내는 도면.
본원 발명은 드라이에칭(dry etching)방법에 관한 것이며, 특히 측면이 테이퍼를 가진 각종 패턴의 작성에 적합한 저온드라이에칭방법에 관한 것이다.
주지하는 바와 같이, 반도체장치의 집적밀도가 증대하고, 트랜지스터나 저항등 각종 소자의 치수가 작아짐에 따라서, 소요면적을 감소시키기 위해서, 배선이나 절연막등의 측면은 점차 수직으로 되어 있다. 그러나 측면이 수직인 배선이나 절연막위에 다른 배선이나 절연막을 형성하면, 아래측의 상기 배선이나 절연막이 갖는 예리한 에지로된 곳에서 위측의 상기 배선이나 절연막이 절단되어 버리는 사고가 발생하게 되었다.
그 때문에, 배선이나 절연막등의 측면을 상기 단선을 방지하는데 필요한 정도로 경사지게 하는 것이 행하여지게 되고, 측면의 테이퍼를 높은 정밀도로 제어하면서 배선이나 절연막등의 피에칭물을 에칭할 수 있는 드라이에칭방법이 필요하게 되었다(이와 같이 경사진 측면을 가진 패턴을 형성하는 드라이에칭을 본 명세서에서는 테이퍼드라이에칭이라 한다).
종래의 테이퍼드라이에칭방법으로서는 예를 들면 에칭개스와 퇴적성개스의 혼합개스를 반응실내에 도입하고, 피에칭물을 에칭하는 방법이 예를 들면 드라이 프로세스 심포지움(Proceeding of Dry Process Symposium, 제48면, 1984)에 기재되어 있다. 그러나 이 방법은 퇴적성개스를 혼입시키기 위해, 에칭의 속도저하나 선택비의 저하를 야기한다는 문제가 있다. 이에 더하여 에칭해야 할 반도체기판상에 퇴적이 행하여지므로 이 퇴적에 따라서는 기판의 표면이 오염되고, 제조의 수율저하의 원인이 되어왔다.
본원 발명의 목적은 종래의 테이퍼드라이에칭이 갖는 상기 문제를 해결하고, 에칭속도가 충분히 신속하고, 에칭해야할 반도체 기판의 오염이 극히 적은 테이퍼드라이에칭방법을 제공하는 것이다.
상기 목적을 달성하기 위해서 본원 발명은 에칭해야할 기판의 온도를 종래 일반적으로 행하여지고 있는 온도보다 월씬 낮은온도 예를 들면 0℃ 이하의 저온으로 유지하여 드라이에칭을 하며, 또한 드라이에칭중에 있어서의 기판의 온도를 처리시간의 결과와 더불어 단계적 또는 연속적으로 변화시키는 것이다.
본원 발명자의 검토에 의하면, 에칭처리해야할 기판을 냉각하고 0℃ 이하라고 하는 매우 낮은 온도로 유지하여 드라이에칭을 행하면, C나 Si를 함유하지 않은 비퇴적성개스만을 사용하여, 상기 퇴적성개스를 사용하지 않아도 사이드에칭이 매우 작고 고이방성(高異方性)에칭을 할 수 있다는 것이 확인되었다. 또한 사이드에칭의 속도는 온도를 변화하므로써 용이하게 변화시킬 수 있다는 것도 알 수 있었다. 따라서 에칭의 도중에 있어서 온도를 변화하여 다시 에칭을 계속하면, 각기의 온도에 따른 측면의 경사를 얻을 수 있어 패턴의 측면의 경사를 원하는 값으로 제어할 수 있다. 그리고 상기 퇴적성개스라는 것은 예를 들면
Figure kpo00002
등과 같이 C 또는 Si를 함유하고, 에칭중에 기판위에 폴리머등이 퇴적되는 개스를 말하며, 비퇴적성개스라는 것은 C나 Si를 함유하지 않으며, 에칭중의 퇴적이 극히 근소하여 실질적으로 무시할 수 있는 개스를 말한다.
[실시예 1]
제1a도 및 제1b도는 실리콘기판(1) 위에 퇴적된 두께 2μm의 알루미늄 또는 알루미늄실리콘등 알루미늄을 주성분으로 하는 합금의 막(2)을 테이퍼에칭한 예를 나타낸 것이다. 알루미늄막(2)의 에칭마스크로서는 훗레지스트막(3)을 사용하였다. 에칭개스로서 Cl2개스를 사용하고, 반응실내의 압력은 0.1Torr, 입력전력 400W라는 조건으로 반응성 이온에칭을 하였다. 에칭해야할 기판은 주지된 평행평판형 드라이에칭장치의 냉각테이블 위에 얹어놓고, 온도조절(+200℃ 내지 -150℃)기구에 의해 에칭시에 기판의 온도를 원하는 온도로 변화할 수 있도록 하였다.
기판을 -5℃로 유지하여 약 2분간 에칭했을때의 단면형상을 제1a도에 나타냈다. 깊이방향으로는 0.5μm/min로 에칭이 진행되고, 옆방향으로는 0.1μm/min로 사이드에칭이 야기되었다. 다음에, 기판온도를 -15℃로 내려, 에칭을 동일조건에서 2분간 계속하면 사이드에칭은 거의 생기지 않고 제1b도에 나타낸 바와 같은 단면형상이 얻어졌다. 제1b도에서 명백한 바와 같이, 형성된 알루미늄의 패턴(4)은 상반부는 사이드에칭 때문에 좁아지고, 하반부는 사이드에칭이 야기되지 않으므로 좁아져 있지 않다. 그 때문에 인접하는 2개의 패턴(4)간의 개구면적이 위쪽이 넓어져 있으며, 2개의 알루미늄패턴(4) 사이에 절연물이 용이하게 매설할 수 있었다.
즉 기판온도의 사이에 의한 사이드에칭 속도의 변화를 이용하면 측면의 경사각도를 바꾼 테이퍼드라이에칭을 행할 수 있다. 본 실시예에서는 기판온도를 -5℃에서 -15℃로 스텝형상으로 변화시켰는데, -5℃에서 -15℃까지의 사이를 예를 들면 -10℃에서도 에칭을 하도록, 다시 복수의 스텝으로 분할해도 된다. 이와 같이 하면 Al패턴(4)의 상반부의 측면의 경사는 완만하게 된다.
다시 상세하게 검토한 결과, 온도를 단계적이 아니고 연속적으로 변화시키면 측면의 경사는 매우 완만하게 되어 매우 바람직한 형상을 얻을 수 있다는 것을 알았다.
이방성에칭을 하기 위한 온도와 사이드에칭을 할때의 온도에는 10℃ 이상의 온도차가 있도록 각기의 온도를 설정하는 편이 온도를 제어하기 쉽고 또한 테이퍼형상의 제어가 용이하다는 것이 확인되었으므로, 양 에칭은 서로 10℃ 이상의 온도차가 있는 조건하에서 행하는 것이 바람직하다.
[실시예 2]
본 실시예는 홀리실리콘막을 테이퍼드라이에칭한 예이다. 에칭개스로서
Figure kpo00003
개스를 사용하고, 측면의 경사가 큰 하반부의 에칭은 -100℃에서, 사이드에칭이 큰 상반부의 에칭은 -80℃에서 각기 행하였다. 이와 같은 온도에서 1μm 두께의 폴리실리콘막을 에칭하였다.
에칭장치로서 실시예 1과 마찬가지로 평행평판형 에칭장치를 사용하고 또한 입력 70mTorr, 입력전력 400W라는 조건에서 에칭하였다. 온도가 -80℃일때, 수평방향(면방향)의 에칭속도는 0.1μm/min, 수직방향의 에칭속도는 0.5μm/min이며, -100℃일때는 수평방향에 있어서의 에칭속도는 0.3μm/min, 수직방향의 에칭속도는 0.5μm/min이었다. 제2도와 같이 온도를 -80℃로 유지하고 개스압력을 변화시키면, 깊이방향과 수평방향의 양자가 다같이 변화하였다. 따라서 개스압력을 적절히 선택하므로써 양자의 에칭속도의 차를 극히 크게 할 수가 있다. 에칭장치로서 μ파 플라즈머 에칭장치를 사용하여, 개스압력 5mTorr, 전력 280W, RF 바이러스 30W라는 조건에서 에칭을 한 경우, -80℃에서의 수평방향의 에칭속도는 0.1μm/min, 수직방향의 에칭속도는 1μm/min이며, -100℃에서의 수평방향의 에칭속도는 0.05μm/min, 수직방향의 에칭속도는 1μm/min이었다. 에칭속도의 바이어스 파워 의존성을 제3도에 나타낸다. 파워에 의해 사이드 에칭이 변화하므로, 적절히 파워를 선택하므로써 에칭속도의 차를 매우 크게 할 수가 있다. -110℃ 이하, -130℃ 이상에서 사이드 에칭은 없다. 폴리실리콘막 대신에 단결정 실리콘이나 실리사이드막을 에칭한 경우에도 대략 동일한 결과를 얻었다. 그리고 -130℃ 이상, -40℃ 이하의 범위에서 적절히 온도를 선택하여 실리콘 기판의 에칭을 행하므로써, 아이소레이션이나 홈모양의 캐퍼시터등을 위한 깊은 홈이 실리콘 기판에 형성되는 것이 확인되었다. 즉 본원 발명에 의하면, 상부에 있어서의 측면의 경사가 하부에 있어서의 경사보다도 작은 단면형상이 Y자형의 깊은 홈을 용이하게 형성할 수 있다. 그 때문에 깊은 홈내에의 절연물이나 폴리실리콘의 충진이 매우 용이해지고, 반도체장치의 신뢰성이 현저히 향상되었다. 그리고 에칭개스로서는
Figure kpo00004
를 사용하는 것이 바람직하다.
[실시예 3]
본 실시예는 SiO2막 및 Si3N 4 막을 에칭한 예이다. 피에칭물이 SiO2막인 경우, 사이드에칭이 큰 제1의 에칭은 +20℃∼+100℃, 사이드에칭이 작은 제2의 에칭은 대략 -50℃∼-100℃에서 행하였다. 제1의 에칭을 0℃ 정도에서 행하면 사이드에칭이 적으므로, 상기와 같이 약간 높은 온도에서 행하는 편이 좋다. 에칭개스로서는 플로로카본을 사용할 수 있으며, 예를 들면
Figure kpo00005
또는
Figure kpo00006
등을 사용할 수 있다.
Figure kpo00007
막을 에칭하는 경우는 사이드에칭이 큰 제1의 에칭 +60℃∼-60℃에서, 사이드에칭이 작은 제2의 에칭은 -60℃내지 -130℃에서 각기 행하고, 에칭개스는
Figure kpo00008
,
Figure kpo00009
,
Figure kpo00010
등을 사용하여 어느 것이나 양호한 결과를 얻었다.
Figure kpo00011
나
Figure kpo00012
는 C를 포함하며 퇴적성을 나타내는데, 본원 발명에 있어서 사용할 수 있는 경우가 있다. 즉 SiO2의 경우, C와 F를 함유하므로써
Figure kpo00013
와 CO가 생성되어 비로서 잔유물이 없는 에칭이 된다. SiN으로도 마찬가지로
Figure kpo00014
등에 의해
Figure kpo00015
와 CN이 생성되어서 에칭이 진행된다. 즉,
Figure kpo00016
나
Figure kpo00017
를 에칭하는 경우는 Si나 AI을 에칭하는 경우와 달리, 적당량의 C나 Si를 함유하는 개스가 비퇴적성개스로 된다.
[실시예 4]
본 실시예는 홋레지스트막을 에칭하여 홋레지스트패턴을 형성한 예이다. 홋레지스트막을 에칭하는 경우, 온도를 0℃ 내지 -100℃의 범위에서 선택하고,
Figure kpo00018
플라즈머에 의해서 에칭하므로써 측면의 경사를 60℃-90℃의 범위로 콘트롤할 수 있어 원하는 단면형상을 가진 홋레지스트패턴을 형성할 수 있었다.
본원 발명은 상기 실시예중에 표시한 재료만이 아니고, 다른 많은 재료를 에칭할 수 있음은 물론이다. 에칭개스의 종류 및 온도는 재료에 따라 적절히 선택하면 된다. 또한 에칭장치도 상기 2종류의 장치외에 마그네트론형 플라즈머에칭장치도 사용할 수 있다.

Claims (12)

  1. 반응실내에 놓인 피에칭물을 제1의 온도로 유지하여 에칭개스의 플라즈머와 접촉시키므로써, 상기 피에칭물의 노출된 표면을 소정의 제1의 사이드에칭으로 에칭하는 제1의 스텝과, 상기 피에칭물을 상기 제1의 온도와는 상이한 제2의 온도로 유지하여 상기 에칭개스의 플라즈머와 접촉시키므로써, 상기 제1의 사이드에칭과는 상이한 제2의 사이드에칭으로 에칭하는 제2의 스텝을 포함하는 드라이에칭방법.
  2. 제1항에 있어서, 상기 제2의 온도는 상기 제1의 온도보다 낮고, 상기 제2의 사이드에칭은 상기 제1의 사이드에칭보다 작은 드라이에칭방법.
  3. 제2항에 있어서, 상기 제2의 스텝에 의해서 형성되는 측면은 상기 피에칭물의 주표면에 대하여 실질적으로 수직인 드라이에칭방법.
  4. 제1항에 있어서 상기 제1의 스텝에서 상기 제2의 스텝으로서 이행은 상기 제1의 온도를 상기 제2의 온도로 단계적으로 변화하므로써 이루어지는 드라이에칭방법.
  5. 제1항에 있어서, 상기 제1의 스텝에서 상기 제2의 스텝으로서 이행은 상기 제1의 온도를 상기 제2의 온도로 연속적으로 변화하므로써 이루어지는 드라이에칭방법.
  6. 제1항에 있어서 상기 에칭은 평행평판형 드라이에칭장치를 사용하여 행하는 드라이에칭방법.
  7. 제1항에 있어서, 상기 에칭은 μ파 플라즈머 에칭장치를 사용하여 행하는 드라이에칭방법.
  8. 제1항에 있어서, 상기 제2의 온도는 상기 제1의 온도보다 10℃ 이상 낮은 드라이에칭방법.
  9. 제1항에 있어서, 상기 피에칭물은 알루미늄 및 알루미늄합금에서 선택된 재료의 막이며, 상기 에칭개스는 CL2인 드라이에칭방법.
  10. 제1항에 있어서, 상기 피에칭물은 폴리실리콘막이며, 상기 에칭개스는
    Figure kpo00019
    인 드라이에칭방법.
  11. 제1항에 있어서, 상기 피에칭물은 단결성 실리콘기판이며, 상기 에칭개스는
    Figure kpo00020
    인 드라이에칭방법.
  12. 제11항에 있어서, 상기 드라이에칭에 의해서 상부에 있어서의 측면의 경사가 하부에 있어서의 측면의 경사보다도 작은 깊은 홈이 단결정 실리콘기판내에 형성되는 드라이에칭방법.
KR1019880008833A 1987-07-29 1988-07-15 드라이에칭방법 KR910007539B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP62187535A JPS6432633A (en) 1987-07-29 1987-07-29 Taper etching method
JP187535 1987-07-29
JP62-187535 1987-07-29

Publications (2)

Publication Number Publication Date
KR890003004A KR890003004A (ko) 1989-04-12
KR910007539B1 true KR910007539B1 (ko) 1991-09-27

Family

ID=16207788

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019880008833A KR910007539B1 (ko) 1987-07-29 1988-07-15 드라이에칭방법

Country Status (5)

Country Link
US (1) US4986877A (ko)
EP (1) EP0301335B1 (ko)
JP (1) JPS6432633A (ko)
KR (1) KR910007539B1 (ko)
DE (1) DE3852230T2 (ko)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5316616A (en) * 1988-02-09 1994-05-31 Fujitsu Limited Dry etching with hydrogen bromide or bromine
US5002631A (en) * 1990-03-09 1991-03-26 At&T Bell Laboratories Plasma etching apparatus and method
US5318667A (en) * 1991-04-04 1994-06-07 Hitachi, Ltd. Method and apparatus for dry etching
US6008133A (en) 1991-04-04 1999-12-28 Hitachi, Ltd. Method and apparatus for dry etching
US5474650A (en) * 1991-04-04 1995-12-12 Hitachi, Ltd. Method and apparatus for dry etching
JP3248222B2 (ja) * 1991-06-18 2002-01-21 ソニー株式会社 ドライエッチング方法
US5171393A (en) * 1991-07-29 1992-12-15 Moffat William A Wafer processing apparatus
JP3412173B2 (ja) * 1991-10-21 2003-06-03 セイコーエプソン株式会社 半導体装置の製造方法
US5269880A (en) * 1992-04-03 1993-12-14 Northern Telecom Limited Tapering sidewalls of via holes
US5302239A (en) * 1992-05-15 1994-04-12 Micron Technology, Inc. Method of making atomically sharp tips useful in scanning probe microscopes
US5753130A (en) 1992-05-15 1998-05-19 Micron Technology, Inc. Method for forming a substantially uniform array of sharp tips
US5302238A (en) * 1992-05-15 1994-04-12 Micron Technology, Inc. Plasma dry etch to produce atomically sharp asperities useful as cold cathodes
KR100293830B1 (ko) * 1992-06-22 2001-09-17 리차드 에이치. 로브그렌 플라즈마 처리 쳄버내의 잔류물 제거를 위한 플라즈마 정결방법
US5352327A (en) * 1992-07-10 1994-10-04 Harris Corporation Reduced temperature suppression of volatilization of photoexcited halogen reaction products from surface of silicon wafer
JP2650178B2 (ja) * 1992-12-05 1997-09-03 ヤマハ株式会社 ドライエッチング方法及び装置
JP3349001B2 (ja) * 1994-12-29 2002-11-20 ソニー株式会社 金属膜の形成方法
JPH08274073A (ja) * 1995-03-31 1996-10-18 Sony Corp アルミニウム系金属膜のエッチング方法
JPH0964366A (ja) * 1995-08-23 1997-03-07 Toshiba Corp 薄膜トランジスタ
US5647953A (en) * 1995-12-22 1997-07-15 Lam Research Corporation Plasma cleaning method for removing residues in a plasma process chamber
US5882535A (en) * 1997-02-04 1999-03-16 Micron Technology, Inc. Method for forming a hole in a semiconductor device
US6582617B1 (en) * 1997-02-28 2003-06-24 Candescent Technologies Corporation Plasma etching using polycarbonate mask and low-pressure high density plasma
US5849641A (en) * 1997-03-19 1998-12-15 Lam Research Corporation Methods and apparatus for etching a conductive layer to improve yield
US6833280B1 (en) * 1998-03-13 2004-12-21 Micron Technology, Inc. Process for fabricating films of uniform properties on semiconductor devices
US6077789A (en) * 1998-07-14 2000-06-20 United Microelectronics Corp. Method for forming a passivation layer with planarization
US6770564B1 (en) * 1998-07-29 2004-08-03 Denso Corporation Method of etching metallic thin film on thin film resistor
US6403423B1 (en) 2000-11-15 2002-06-11 International Business Machines Corporation Modified gate processing for optimized definition of array and logic devices on same chip
JP5499920B2 (ja) * 2010-06-09 2014-05-21 住友電気工業株式会社 半導体光デバイスの製造方法
CN105355550B (zh) * 2015-12-02 2018-05-01 中国科学院微电子研究所 Iii族氮化物低损伤刻蚀方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5690525A (en) * 1979-11-28 1981-07-22 Fujitsu Ltd Manufacture of semiconductor device
JPS577936A (en) * 1980-06-18 1982-01-16 Fujitsu Ltd Manufacture of semiconductor device
JPS6066823A (ja) * 1983-09-22 1985-04-17 Semiconductor Energy Lab Co Ltd 半導体エッチング方法
JPH0614518B2 (ja) * 1984-01-27 1994-02-23 株式会社日立製作所 表面反応の制御方法
JPS60169140A (ja) * 1984-02-13 1985-09-02 Hitachi Ltd ドライエツチング方法
US4639288A (en) * 1984-11-05 1987-01-27 Advanced Micro Devices, Inc. Process for formation of trench in integrated circuit structure using isotropic and anisotropic etching
US4726879A (en) * 1986-09-08 1988-02-23 International Business Machines Corporation RIE process for etching silicon isolation trenches and polycides with vertical surfaces
DE3752140T2 (de) * 1986-09-05 1998-03-05 Hitachi Ltd Trockenes Ätzverfahren
JPS63238288A (ja) * 1987-03-27 1988-10-04 Fujitsu Ltd ドライエツチング方法

Also Published As

Publication number Publication date
EP0301335A3 (en) 1989-05-24
DE3852230T2 (de) 1995-04-06
US4986877A (en) 1991-01-22
EP0301335A2 (en) 1989-02-01
DE3852230D1 (de) 1995-01-12
KR890003004A (ko) 1989-04-12
EP0301335B1 (en) 1994-11-30
JPS6432633A (en) 1989-02-02

Similar Documents

Publication Publication Date Title
KR910007539B1 (ko) 드라이에칭방법
US4992136A (en) Dry etching method
US4943344A (en) Etching method
US5147500A (en) Dry etching method
US5354416A (en) Dry etching method
US5958801A (en) Anisotropic etch method
US4784720A (en) Trench etch process for a single-wafer RIE dry etch reactor
US5169487A (en) Anisotropic etch method
US4484979A (en) Two-step anisotropic etching process for patterning a layer without penetrating through an underlying thinner layer
EP0258698B1 (en) Dry etching method
US5376228A (en) Dry etching method
EP0498209B1 (en) Reactive ion etching method
EP0148340B1 (en) Ion etching process for deep trench etching multi-layer semiconductor substrates
US5643473A (en) Dry etching method
US4293375A (en) Method of manufacturing a device and device manufactured according to the method
US5271799A (en) Anisotropic etch method
JP3198538B2 (ja) ドライエッチング方法
JP2650970B2 (ja) ドライエッチング方法
JPH0253942B2 (ko)
JPS5828853A (ja) シリコン膜形成法
JP3259282B2 (ja) 膜堆積方法及び微細加工方法
JP3116421B2 (ja) ドライエッチング方法
JPS61232619A (ja) 半導体基板エツチング方法
KR20030002822A (ko) 반도체소자의 제조방법
JPH03201529A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 19971226

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee