DE3852230T2 - Trockenätzverfahren. - Google Patents

Trockenätzverfahren.

Info

Publication number
DE3852230T2
DE3852230T2 DE3852230T DE3852230T DE3852230T2 DE 3852230 T2 DE3852230 T2 DE 3852230T2 DE 3852230 T DE3852230 T DE 3852230T DE 3852230 T DE3852230 T DE 3852230T DE 3852230 T2 DE3852230 T2 DE 3852230T2
Authority
DE
Germany
Prior art keywords
etching
temperature
etched
carried out
dry etching
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE3852230T
Other languages
English (en)
Other versions
DE3852230D1 (de
Inventor
Sakayuki Okudaira
Shinichi Tachi
Kazunori Tsujimoto
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Application granted granted Critical
Publication of DE3852230D1 publication Critical patent/DE3852230D1/de
Publication of DE3852230T2 publication Critical patent/DE3852230T2/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Inorganic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

    Hintergrund der Erfindung
  • Die Erfindung betrifft ein Verfahren zum Trockenätzen und dabei insbesondere ein Verfahren zum Tieftemperatur- Trockenätzen, das zur Herstellung unterschiedlicher Muster mit einer sich verjüngenden Seitenwand geeignet ist.
  • Wie allgemein bekannt, hat sich aufgrund einer wachsenden Integrationsdichte bei Halbleiterbauteilen und einer Miniaturisierung der verschiedenen Bauelemente, wie z. B. des Widerstandes und des Transistors, eine Entwicklung bei der Verdrahtung, der Isolierschicht, etc. hinzu einer senkrechten Seitenwand zur Verringerung der benötigten Fläche ergeben. Diese zweckmäßige Ausgestaltung hat jedoch das Problem nach sich gezogen, daß,wenn eine weitere Verdrahtung oder Isolierschicht auf der senkrechten Verdrahtung oder Isolierschicht ausgebildet wird, eine neu gebildete Verdrahtung oder Isolierschicht durch die scharfe Kante der darunterliegenden Verdrahtung oder Isolierschicht abgeschnitten wird. Um dieses Problem zu lösen, ist die Seitenwand der Verdrahtung, Isolierschicht oder ähnlichem in einem solchen Ausmaß verjüngt worden, daß das oben beschriebene Abschneiden verhindert werden konnte. Zielsetzung war deshalb ein Trockenätzverfahren, das ein Ätzen eines Gegenstandes, wie z. B. einer Verdrahtung oder einer Isolierschicht, unter Einstellen der der Seitenwandverjüngung des Gegenstandes mit hoher Genauigkeit ermöglicht (in der folgenden Beschreibung wird das obengenannte Trockenätzen zum Bilden eines Musters mit einer sich verjüngenden Seitenwand im weiteren als "Verjüngungstrockenätzen" bezeichnet).
  • Ein herkömmliches Verjüngungstrockenätzverfahren, wie es z. B. in "Proceeding of Dry Process Symposium" (IEE of JAPAN, Tokyo) P48 (1986) vorgeschlagen wird, weist ein Ätzen des zu ätzenden Gegenstandes durch Einführen eines sich aus einem Ätzgas und einem Gas vom Ablagerungstyp zusammensetzenden Gemisches in einer Reaktionskammer auf.
  • Bei diesem Verfahren ergibt sich jedoch das Problem, daß der Einbau des Gases vom Ablagerungstyp sowohl eine Verringerung der Ätzrate als auch des Auswahlverhältnisses mit sich bringt. Da das Gas vom Ablagerungstyp auf der zu ätzenden Halbleiteroberfläche abgeschieden wird, führt die Ablagerung zu einer Verunreinigung der Substratoberfläche. Dies bewirkt aber eine Verringerung der Produktionsausbeute.
  • Die EP-A-0 258 698, die eine Art. 54(3) EPC-Druckschrift darstellt, offenbart ein Trockenätzverfahren, bei dem die senkrechten Seitenwände durch Festhalten der Gegenstandsoberfläche auf einer vorbestimmten, niedrigen Temperatur gebildet werden.
    • Zusammenfassung der Erfindung
  • Es ist die Aufgabe der Erfindung die oben beschriebenen, sich bei einem herkömmlichen Verjüngungsätzverfahren ergebenen Schwierigkeiten zu lösen und für ein Verjüngungsätzverfahren zu sorgen, das nicht nur ein Ätzen mit einer hinreichend hohen Rate ermöglicht, sondern auch zu einer nennenswerten Reduzierung der Verunreinigung des zu ätzenden Halbleitersubstrates führt.
  • Diese Aufgabe wird durch ein Verfahren gemäß Anspruch 1 gelöst.
  • Jede gewünschte Verjüngung des Seitenwandprofils mit einem im wesentlichen senkrechten Oberflächenabschnitt wird durch ein entsprechendes Verändern der Temperatur des Gegenstandes während des Ätzvorgangs erreicht.
    • Beschreibung der Zeichnungen
  • Fig. 1a und 1b sind jeweils ein Querschnitt eines Gegenstandes, der eine Ausführungsform des erfindungsgemäßen Verfahrens zeigt; und
  • Fig. 2 und 3 sind eine Darstellung, die das Verhältnis zwischen der Ätzrate und dem Gasdruck zeigt, und eine Darstellung, die das Verhältnis zwischen Ätzrate und RF-Leistung zeigt.
    • Genaue Darstellung von bevorzugten Ausführungsformen
  • Von den Erfindern durchgeführte Untersuchungen haben ergeben, daß, wenn ein zu ätzendes Substrat gekühlt und das Trockenätzen dann unter Festhalten des Substrates auf einer sehr niedrigen Temperatur, z. B. 0ºC oder darunter, durchgeführt wird, es möglich ist, ein in hohem Maße anisotropes Atzen begleitet von einem nur geringen Seitenwandätzen durch den ausschließlichen Einsatz eines C und Si freien Gases vom Nicht-Ablagerungstyp ohne Verwendung des oben beschriebenen Gases vom Ablagerungstyp durchzuführen. Weiterhin ist herausgefunden worden, daß die Seitenwandätzrate durch Ändern der Substrattemperatur einfach verändert werden kann. Wenn die Substrattemperatur im Lauf des Ätzens verändert und das Ätzen dann fortgesetzt wird, kann deshalb eine Seitenwand mit einem Neigungswinkel entsprechend der Temperatur hergestellt werden, so daß es möglich ist, die Seitenwand auf einen gewünschten Winkel abzuschrägen.
  • Der verwendete Ausdruck "Gas vom Nicht-Ablagerungstyp" zielt darauf ab, ein C und Si freies Gas zu bezeichnen, daß wenig oder keine Ablagerung eines Polymers oder ähnlichem auf dem Substrat während des Ätzens verursacht.
    • Beispiel 1
  • Die Fig. 1a und 1b zeigen jede ein Beispiel eines Verjüngungsätzens von einer 2 um-dicken Schicht 2, die auf einem Silziumsubstrat 1 abgelagertes Aluminium oder eine hauptsächlich aus Aluminium bestehende Legierung, wie z. B. Aluminiumsilikat, aufweist. Eine Photolackschicht 3 ist als Ätzmaske für die Aluminiumschicht oder die auf Aluminium basierende Legierungsschicht 2 verwendet worden. Reaktives Ionenätzen ist unter Verwendung eines ein Cl&sub2; Gas enthaltendes Ätzgases bei einem Kammerdruck von 13 Pa und einer Eingangsleistung von 400 W ausgeführt worden. Das zu ätzende Substrat ist auf einem Kühltisch eines bekannten planparallelen Platten-Trockenätzgerätes angeordnet worden und ein Temperatursteuermechanismus (+200ºC - -150ºC) ist verwendet worden, so daß die Substrattemperatur während des Ätzens auf einen gewünschten Wert geändert werden konnte.
  • Der Querschnitt eines Substrats, das für ca. 2 min bei Festhalten der Temperatur auf -5ºC geätzt wurde, ist in Fig. 1a gezeigt. Das Ätzen hat bei dem Substrat in Tiefenrichtung mit einer Rate von 0,5 um/min stattgefunden, während in seitlicher Richtung die Seitenätzrate bei 0,1 um/min lag. Die Substrattemperatur ist dann auf -15ºC verringert worden und das Ätzen unter denselben Bedingungen für weitere 2 min durchgeführt worden. Dieses Ätzen verursachte wenig oder kein Seitenätzen. Der sich ergebende Querschnitt des geätzten Substrats ist in Fig. 1b gezeigt. Wie sich aus Fig. 1b ergibt, ist die obere Hälfte des Musters der ausgebildeten Aluminiumschicht 4 aufgrund des Auftretens von Seitenätzung dünn, während die untere Hälfte nicht dünn ist, weil kein Seitenätzen aufgetreten ist. Deshalb hat der obere Teil einer zwischen zwei benachbarten Mustern der Aluminiumschicht 4 gebildeten Öffnung eine größere Fläche als zwischen dem unteren Teil, so daß ein Isolierstoff einfach zwischen den zwei Aluminiumschichtmustern 4 eingelagert werden kann.
  • Folglich kann ein Verjüngungstrockenätzen, bei dem die Neigung der Seitenwand variiert wird, mittels Wechselns der Seitenätzrate durch Verändern der Substrattemperatur aus geführt werden. Obwohl die Substrattemperatur in diesem Beispiel von -5ºC auf -15ºC in einem Schritt verändert wurde, kann die Substrattemperatur von -5ºC auf -15ºC in mehreren getrennten Schritten verändert werden, so daß das Ätzen bei z. B. -10ºC durchgeführt werden kann. Dies führt dazu, daß die obere Hälfte der Seitenwand des Aluminiummusters 4 eine weichere Abstufung aufweist.
  • Eine weitere genaue Untersuchung hat ergeben, daß, wenn die Substrattemperatur nicht schrittweise sondern kontinuierlich verändert wird, die Seitenwand eine sehr weiche Abstufung hat und ein Muster mit einer sehr vorteilhaften Form hergestellt werden kann.
  • Weiter wurde herausgefunden, daß, wenn die Temperatur für anisotropes Atzen und die Temperatur für Seitenätzen so festgelegt werden, daß ihre Temperaturdifferenz 10ºC oder mehr beträgt, sowohl die Temperatur als auch die Form der Verjüngung einfach gesteuert werden kann. Es wird deshalb das anisotrope Ätzen und das Seitenätzen vorzugsweise so durchgeführt, daß die Temperaturdifferenz 10ºC oder mehr beträgt.
    • Beispiel 2
  • Im folgenden Beispiel soll Verjüngungstrockenätzen einer Polysiliziumschicht dargestellt werden.
  • Als Ätzgas ist ein SF&sub6;-Gas verwendet worden. Das Ätzen der unteren Hälfte zum Bilden einer stark geneigten Seitenwand ist bei -100ºC durchgeführt worden, während das Ätzen der oberen Hälfte zum Ausführen einer starken Seitenätzung bei -80ºC durchgeführt worden ist, wodurch eine 1 um-dicke Polysiliziumschicht geätzt wurde.
  • Die Ätzvorrichtung entsprach der im Beispiel 1 verwendeten, d. h. eine planparallele Platten-Ätzvorrichtung, und das Ätzen wurde bei einem Gasdruck von 9,3 Pa und eine Eingangsleistung 400 W durchgeführt. Bei einer Schichttemperatur von -80ºC betrug die seitliche (Ansicht) Ätzrate und die senkrechte Ätzrate 0,1 um/min bzw. 0,5 um/min, während bei einer Schichttemperatur von -100ºC die seitliche Ätzrate und die senkrechte Ätzrate 0,03 um/min bzw. 0,5 um/min betrugen. Wenn der Gasdruck verändert wurde, während die Temperatur auf -80ºC festgehalten wurde, wurde die Ätzrate sowohl in Tiefenrichtung als auch in seitliche Richtung, wie in Fig. 2 gezeigt, verändert. Der Unterschied in der Ätzrate zwischen der Tiefenrichtung und der seitlichen Richtung kann deshalb merklich durch geeignete Wahl des Gasdrucks vergrößert werden.
  • Als Ätzvorrichtung wurde eine Mikrowellenplasma-Ätzvorrichtung verwendet und das Ätzen wurde bei einem Gasdruck von 0,67 Pa (5 mTorr), einer Eingangsleistung von 280 W und einer RF-Spannung von 30 W durchgeführt. Bei einer Schichttemperatur von 80ºC betrug die seitliche Ätzrate und die senkrechte Ätzrate 0,5 um/min bzw. 1 um/min, während bei einer Schichttemperatur von -100ºC die seitliche Ätzrate und die senkrechte Ätzrate 0,05 um/min bzw. 1 um/min betrugen. Die Abhängigkeit der Ätzrate von der Spannungsleistung ist in Fig. 3 gezeigt. Da der Grad der Seitenätzung sich abhängig von der Leistung verändert, kann der Unterschied bei der Ätzrate zwischen der seitlichen und der senkrechten Richtung durch geeignete Wahl der Leistung sehr groß gemacht werden. Seitenätzung tritt nicht bei einen Temperaturen von -130 bis -110ºC auf.
  • Es werden im wesentlichen dieselben Ergebnisse erhalten, wenn statt der Polysiliziumschicht eine Kristallschicht oder eine Silikatschicht verwendet werden. Weiter kann ein Tiefenkanal zur Isolierung oder eine Kanalkapazität auf dem Siliziumsubstrat durch Ätzen des Siliziumsubstrats bei geeigneter Wahl der Temperatur im Bereich von -130 bis -40ºC gebildet werden. Es entsteht gemäß der Erfindung ein Tiefenkanal mit einem Y-förmigen Querschnitt, bei dem die Seitenwand im oberen Teil stärker abgeschrägt ist als im unteren Teil. Dies ermöglicht es, auf einfache Weise Isolierstoff oder Polysilizium in den Tiefenkanal einzuführen, so daß die Zuverlässigkeit des Halbleiterbauteils merklich verbessert wird. Als Ätzgas wird dabei vorzugsweise SF&sub6; verwendet.
    • Beispiel 3
  • Im folgenden Beispiel wird die Bildung eines Photolackmusters durch Ätzen einer Photolackschicht dargestellt. Das Ätzen einer Photolackschicht wurde durch 0&sub2;-Plasma bei einer aus dem Bereich von 0 bis -100ºC ausgewählten Temperatur durchgeführt. Bei dem Ätzen kann die Abschrägung der Seitenwand in einem Winkelbereich von 60º bis 90º gesteuert und ein Photolackmuster mit dem gewünschten Querschnitt gebildet werden.
  • Es muß nicht darauf hingewiesen werden, daß auch anderen Materialien als die in den obengenannten Beispielen verwendeten gemäß der Erfindung geätzt werden können. Die Art des Ätzgases und die Wafertemperatur kann dabei entsprechend dem zu ätzenden Materialien in geeigneter Weise gewählt werden. In bezug auf die Ätzvorrichtung kann auch neben den zwei oben beschriebenen Vorrichtungen ein Magnetron-Plasma-Ätzgerät verwendet werden.

Claims (9)

1. Verfahren zum Trockenätzen eines Gegenstandes, um ihn mit einer einen sich verjüngenden Seitenwandabschnitt aufweisenden Struktur zu versehen, wobei
der Gegenstand in einer Reaktionskammer eingebracht und zum Ätzen einer freiliegenden Fläche mit einem Ätzgasplasma kontaktiert und
die Temperatur des Gegenstandes während des Ätzvorgangs von einer Ausgangstemperatur von oder unter 0ºC auf eine Endtemperatur geändert wird, die niedriger liegt als die Ausgangstemperatur, wodurch das Ausmaß der Seitenätzung verändert wird.
2. Verfahren nach Anspruch 1, wobei die Endtemperatur um mindestens 10ºC niedriger liegt als die Ausgangstemperatur.
3. Verfahren nach Anspruch 1 oder 2, wobei die Temperaturänderung durch schrittweises Umschalten von der Ausgangstemperatur auf die Endtemperatur erfolgt.
4. Verfahren nach Anspruch 3, wobei der bei der Endtemperatur gebildete Seitenwandabschnitt im wesentlichen senkrecht zur Hauptfläche des Gegenstands verläuft.
5. Verfahren nach einem der Ansprüche 1 bis 4, wobei es sich bei dem zu ätzenden Gegenstand um eine Aluminiumschicht handelt und das Ätzgas Cl&sub2; ist.
6. Verfahren nach einem der Ansprüche 1 bis 4, wobei es sich bei dem zu ätzenden Gegenstand um eine Polysiliciumschicht handelt und das Ätzgas SF&sub6; ist.
7. Verfahren nach einem der Ansprüche 1 bis 4, wobei es sich bei dem zu ätzenden Gegenstand um ein einkristallines Siliciumsubstrat handelt und das Ätzgas SF&sub6; ist.
8. Verfahren nach Anspruch 7, wobei ein tiefer Graben ausgebildet wird.
9. Verfahren nach einem der Ansprüche 1 bis 8, wobei die Ätzung unter Verwendung einer Trockenätzapparatur mit planparallelen Platten oder einer Mikrowellenplasma-Ätzapparatur erfolgt.
DE3852230T 1987-07-29 1988-07-15 Trockenätzverfahren. Expired - Fee Related DE3852230T2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP62187535A JPS6432633A (en) 1987-07-29 1987-07-29 Taper etching method

Publications (2)

Publication Number Publication Date
DE3852230D1 DE3852230D1 (de) 1995-01-12
DE3852230T2 true DE3852230T2 (de) 1995-04-06

Family

ID=16207788

Family Applications (1)

Application Number Title Priority Date Filing Date
DE3852230T Expired - Fee Related DE3852230T2 (de) 1987-07-29 1988-07-15 Trockenätzverfahren.

Country Status (5)

Country Link
US (1) US4986877A (de)
EP (1) EP0301335B1 (de)
JP (1) JPS6432633A (de)
KR (1) KR910007539B1 (de)
DE (1) DE3852230T2 (de)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5316616A (en) * 1988-02-09 1994-05-31 Fujitsu Limited Dry etching with hydrogen bromide or bromine
US5002631A (en) * 1990-03-09 1991-03-26 At&T Bell Laboratories Plasma etching apparatus and method
US5474650A (en) * 1991-04-04 1995-12-12 Hitachi, Ltd. Method and apparatus for dry etching
US6008133A (en) 1991-04-04 1999-12-28 Hitachi, Ltd. Method and apparatus for dry etching
US5318667A (en) * 1991-04-04 1994-06-07 Hitachi, Ltd. Method and apparatus for dry etching
JP3248222B2 (ja) * 1991-06-18 2002-01-21 ソニー株式会社 ドライエッチング方法
US5171393A (en) * 1991-07-29 1992-12-15 Moffat William A Wafer processing apparatus
JP3412173B2 (ja) * 1991-10-21 2003-06-03 セイコーエプソン株式会社 半導体装置の製造方法
US5269880A (en) * 1992-04-03 1993-12-14 Northern Telecom Limited Tapering sidewalls of via holes
US5753130A (en) 1992-05-15 1998-05-19 Micron Technology, Inc. Method for forming a substantially uniform array of sharp tips
US5302238A (en) * 1992-05-15 1994-04-12 Micron Technology, Inc. Plasma dry etch to produce atomically sharp asperities useful as cold cathodes
US5302239A (en) * 1992-05-15 1994-04-12 Micron Technology, Inc. Method of making atomically sharp tips useful in scanning probe microscopes
JP3502096B2 (ja) * 1992-06-22 2004-03-02 ラム リサーチ コーポレイション プラズマ処理装置内の残留物を除去するためのプラズマクリーニング方法
US5352327A (en) * 1992-07-10 1994-10-04 Harris Corporation Reduced temperature suppression of volatilization of photoexcited halogen reaction products from surface of silicon wafer
JP2650178B2 (ja) * 1992-12-05 1997-09-03 ヤマハ株式会社 ドライエッチング方法及び装置
JP3349001B2 (ja) * 1994-12-29 2002-11-20 ソニー株式会社 金属膜の形成方法
JPH08274073A (ja) * 1995-03-31 1996-10-18 Sony Corp アルミニウム系金属膜のエッチング方法
JPH0964366A (ja) * 1995-08-23 1997-03-07 Toshiba Corp 薄膜トランジスタ
US5647953A (en) * 1995-12-22 1997-07-15 Lam Research Corporation Plasma cleaning method for removing residues in a plasma process chamber
US5882535A (en) * 1997-02-04 1999-03-16 Micron Technology, Inc. Method for forming a hole in a semiconductor device
US6582617B1 (en) * 1997-02-28 2003-06-24 Candescent Technologies Corporation Plasma etching using polycarbonate mask and low-pressure high density plasma
US5849641A (en) * 1997-03-19 1998-12-15 Lam Research Corporation Methods and apparatus for etching a conductive layer to improve yield
US6833280B1 (en) 1998-03-13 2004-12-21 Micron Technology, Inc. Process for fabricating films of uniform properties on semiconductor devices
US6077789A (en) * 1998-07-14 2000-06-20 United Microelectronics Corp. Method for forming a passivation layer with planarization
US6770564B1 (en) * 1998-07-29 2004-08-03 Denso Corporation Method of etching metallic thin film on thin film resistor
US6403423B1 (en) 2000-11-15 2002-06-11 International Business Machines Corporation Modified gate processing for optimized definition of array and logic devices on same chip
JP5499920B2 (ja) * 2010-06-09 2014-05-21 住友電気工業株式会社 半導体光デバイスの製造方法
CN105355550B (zh) * 2015-12-02 2018-05-01 中国科学院微电子研究所 Iii族氮化物低损伤刻蚀方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5690525A (en) * 1979-11-28 1981-07-22 Fujitsu Ltd Manufacture of semiconductor device
JPS577936A (en) * 1980-06-18 1982-01-16 Fujitsu Ltd Manufacture of semiconductor device
JPS6066823A (ja) * 1983-09-22 1985-04-17 Semiconductor Energy Lab Co Ltd 半導体エッチング方法
JPH0614518B2 (ja) * 1984-01-27 1994-02-23 株式会社日立製作所 表面反応の制御方法
JPS60169140A (ja) * 1984-02-13 1985-09-02 Hitachi Ltd ドライエツチング方法
US4639288A (en) * 1984-11-05 1987-01-27 Advanced Micro Devices, Inc. Process for formation of trench in integrated circuit structure using isotropic and anisotropic etching
US4726879A (en) * 1986-09-08 1988-02-23 International Business Machines Corporation RIE process for etching silicon isolation trenches and polycides with vertical surfaces
EP0258698B1 (de) * 1986-09-05 1997-11-12 Hitachi, Ltd. Trockenes Ätzverfahren
JPS63238288A (ja) * 1987-03-27 1988-10-04 Fujitsu Ltd ドライエツチング方法

Also Published As

Publication number Publication date
EP0301335B1 (de) 1994-11-30
JPS6432633A (en) 1989-02-02
KR910007539B1 (ko) 1991-09-27
KR890003004A (ko) 1989-04-12
US4986877A (en) 1991-01-22
EP0301335A3 (en) 1989-05-24
DE3852230D1 (de) 1995-01-12
EP0301335A2 (de) 1989-02-01

Similar Documents

Publication Publication Date Title
DE3852230T2 (de) Trockenätzverfahren.
EP0000897B1 (de) Verfahren zum Herstellen von lateral isolierten Siliciumbereichen
DE68916859T2 (de) Herstellungsverfahren für Verbindungsstrukturen auf einem Halbleiterbauelement, besonders auf einem hochintegrierten Schaltkreis.
DE68919549T2 (de) Verfahren zum Herstellen einer Halbleiteranordnung.
DE68923305T2 (de) Elektrische Leitungen für elektronische Bauelemente.
DE3241895A1 (de) Verfahren zur passivierung der oberflaeche eines halbleiterbauteils
EP0094528A2 (de) Verfahren zum Herstellen von Strukturen von aus Metallsilizid und Polysilizium bestehenden Doppelschichten auf integrierte Halbleiterschaltungen enthaltenden Substraten durch reaktives Ionenätzen
DE3873903T2 (de) Verfahren, um eine elektrische verbindung auf einer silizium-halbleitervorrichtung herzustellen.
DE68916166T2 (de) Herstellen von selbstjustierenden Kontakten ohne Maske.
DE3834241A1 (de) Halbleitereinrichtung
WO1999007011A1 (de) Verfahren zur strukturierung von halbleitern mit hoher präzision, guter homogenität und reproduzierbarkeit
DE3245276A1 (de) Verfahren zum ausbilden von submikrometer-merkmalen in halbleiterbauelementen
DE3615519A1 (de) Verfahren zum erzeugen von kontaktloechern mit abgeschraegten flanken in zwischenoxidschichten
DE69218069T2 (de) Verfahren zur Herstellung eines planarisierten Halbleiterbauelementes
DE102004059657A1 (de) Diamanthalbleitervorrichtung und Verfahren zu dessen Herstellung
DE3752140T2 (de) Trockenes Ätzverfahren
DE4232820B4 (de) Verfahren zur Herstellung eines MOSFET
DE69115118T2 (de) Verfahren zum Herstellen eines Dünnfilm-Transistors.
EP0338102A1 (de) Verfahren zur Herstellung von integrierten Halbleiterstrukturen welche Feldeffekttransistoren mit Kanallängen im Submikrometerbereich enthalten
EP0126969B1 (de) Verfahren zum Herstellen von Strukturen von aus Metallsiliziden bzw. Silizid-Polysilizium bestehenden Schichten für integrierte Halbleiterschaltungen durch reaktives Ionenätzen
DE3240162A1 (de) Selbstjustierter leistungs-mosfet mit integralem source-basis-kurzschluss und verfahren zum herstellen derselben
DE4127795A1 (de) Herstellungsverfahren und aufbau eines mos-transistors
DE4317722C2 (de) Verfahren zum anisotropen Ätzen einer aluminiumhaltigen Schicht und Verwendung einer hierzu geeigneten Ätzgasmischung
DE3714144C2 (de) Verfahren zum chemischen Trockenätzen
DE19730322A1 (de) Verfahren zum selektiven Abätzen eines Halbleiterbauteils mit einem organischen Material

Legal Events

Date Code Title Description
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee