JPS61232619A - 半導体基板エツチング方法 - Google Patents
半導体基板エツチング方法Info
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- JPS61232619A JPS61232619A JP7361485A JP7361485A JPS61232619A JP S61232619 A JPS61232619 A JP S61232619A JP 7361485 A JP7361485 A JP 7361485A JP 7361485 A JP7361485 A JP 7361485A JP S61232619 A JPS61232619 A JP S61232619A
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- etching
- semiconductor substrate
- etching mask
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- silicon
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/3085—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by their behaviour during the process, e.g. soluble masks, redeposited masks
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
１一
本発明は、半導体製造分野におけるドライエツチング方
法、特に、半導体基板をエツチングする場合の終点検出
方法に関するものである。
法、特に、半導体基板をエツチングする場合の終点検出
方法に関するものである。
（従来の技術）
従来、ドライエツチングの終点検出方法の一つとして、
被エツチング膜の構成原子、あるいは分子の発光強度や
、プラズマ中のエツチングに関与する原子あるいは分子
あるいはそれらのイオンの発光強度を追跡して、終点を
明確にする方法が知られていた。
被エツチング膜の構成原子、あるいは分子の発光強度や
、プラズマ中のエツチングに関与する原子あるいは分子
あるいはそれらのイオンの発光強度を追跡して、終点を
明確にする方法が知られていた。
（発明が解決しようとする問題点）
微細素子分離技術や小面積大容量化技術の進展に伴ない
、半導体基板表面に溝を形成する技術が広く用いられて
いるが、その溝の深さは半導体基板のエツチング時間だ
けで制御されているのが現状である。すなわち、従来の
技術では、被エツチング物である半導体基板の構成原子
あるいは分子、またはそれらのイオンの発光強度や、プ
ラズマ中のエツチングに関与する原子、分子、イオンの
発光強度は、均等素材をエツチング中には、その中間深
さの位置では変化しないため、半導体基板エツチング終
点を明確に検出できないためである。
、半導体基板表面に溝を形成する技術が広く用いられて
いるが、その溝の深さは半導体基板のエツチング時間だ
けで制御されているのが現状である。すなわち、従来の
技術では、被エツチング物である半導体基板の構成原子
あるいは分子、またはそれらのイオンの発光強度や、プ
ラズマ中のエツチングに関与する原子、分子、イオンの
発光強度は、均等素材をエツチング中には、その中間深
さの位置では変化しないため、半導体基板エツチング終
点を明確に検出できないためである。
本発明の目的は、従来の欠点を解消し、半導体基板をエ
ツチングする際に用いられる、エツチングマスクの下地
の膜の構成原子あるいは分子、またはそれらのイオンの
発光強度を追跡することによって、エツチング終点を明
確にしようとすることである。
ツチングする際に用いられる、エツチングマスクの下地
の膜の構成原子あるいは分子、またはそれらのイオンの
発光強度を追跡することによって、エツチング終点を明
確にしようとすることである。
（問題点を解決するための手段）
本発明の半導体基板エツチング方法は、半導体表面に、
ドライエツチング法により溝を形成するときに、エツチ
ングマスクの下に、前記半導体基板およびエツチングマ
スクの構成原子以外の原子を含む膜を用い、このエツチ
ングマスクの下の膜の構成原子、分子あるいはこれらの
イオンの発光強度を追跡することによって、エツチング
終点を検出するものである。
ドライエツチング法により溝を形成するときに、エツチ
ングマスクの下に、前記半導体基板およびエツチングマ
スクの構成原子以外の原子を含む膜を用い、このエツチ
ングマスクの下の膜の構成原子、分子あるいはこれらの
イオンの発光強度を追跡することによって、エツチング
終点を検出するものである。
また、エツチングマスクの膜厚として、このエツチング
マスクの膜厚と、前記溝の目的とする深さとの比が、前
記エツチングマスクのエツチング速度と半導体基板のエ
ツチング速度との比と同等となるような膜厚とすること
である。
マスクの膜厚と、前記溝の目的とする深さとの比が、前
記エツチングマスクのエツチング速度と半導体基板のエ
ツチング速度との比と同等となるような膜厚とすること
である。
（作 用）
ドライエツチングでは、反応系圧力、高周波パワー処理
枚数など、種々の因子によってエツチング速度が変化す
るが、本発明では、エツチング速度の相対値だけに依存
するため、上記因子の影響は非常に少なく、さらに構成
原子、分子あるいはそれらのイオンの発光によってエツ
チング状況下を追跡できるため、精度よく溝の深さを制
御することが可能となった。
枚数など、種々の因子によってエツチング速度が変化す
るが、本発明では、エツチング速度の相対値だけに依存
するため、上記因子の影響は非常に少なく、さらに構成
原子、分子あるいはそれらのイオンの発光によってエツ
チング状況下を追跡できるため、精度よく溝の深さを制
御することが可能となった。
（実施例）
本発明の実施例を第１図および第２図に基づいて説明す
る。
る。
第１図（ａ）ないしくｃ）は、半導体基板に溝を形成す
る半導体基板エツチング方法の工程順断面図である。同
図において、シリコン基板１に、応力緩和用の酸化シリ
コン膜２を２００人程炭化長させ、ついでエツチングマ
スクの下地の膜として窒化シリコン膜３を４００人程炭
化学気相成長法により形成したのち、エツチングマスク
として酸化シリコン膜４を化学気相成長法により形成し
、さらに公知のフォトエツチング技術により、溝形成領
域を開孔したものが第１図（ａ）である。
る半導体基板エツチング方法の工程順断面図である。同
図において、シリコン基板１に、応力緩和用の酸化シリ
コン膜２を２００人程炭化長させ、ついでエツチングマ
スクの下地の膜として窒化シリコン膜３を４００人程炭
化学気相成長法により形成したのち、エツチングマスク
として酸化シリコン膜４を化学気相成長法により形成し
、さらに公知のフォトエツチング技術により、溝形成領
域を開孔したものが第１図（ａ）である。
第１図（ａ）の状態から、シリコン基板１のエツチング
を行なうが、シリコン基板１とともに、エツチングマス
クの酸化シリコン膜４もエツチングされるため、エツチ
ング工程途中の断面図は第１図（ｂ）のようになる。さ
らにエツチングが進み、酸化シリコン膜４がすべてエツ
チングされた状態、すなわち、目的とする深さの溝が形
成された状態が第１図（ｃ）である。このときエツチン
グマスクとして酸化シリコン膜４の膜厚は、次の関係式
により決定した。
を行なうが、シリコン基板１とともに、エツチングマス
クの酸化シリコン膜４もエツチングされるため、エツチ
ング工程途中の断面図は第１図（ｂ）のようになる。さ
らにエツチングが進み、酸化シリコン膜４がすべてエツ
チングされた状態、すなわち、目的とする深さの溝が形
成された状態が第１図（ｃ）である。このときエツチン
グマスクとして酸化シリコン膜４の膜厚は、次の関係式
により決定した。
ｘ ＝ −’ ｙ
ここで、Ｘ：エツチングマスクの膜厚、ｙ：半導体基板
へ形成する溝の深さ、 ｂ：エツチングマスクのエツチング速 度、 ａ：半導体基板のエツチング速度。
へ形成する溝の深さ、 ｂ：エツチングマスクのエツチング速 度、 ａ：半導体基板のエツチング速度。
関係式で、エツチング速度比−一は、使用ガスおよび装
置によって決まるものであるから、基板へ形成する溝の
深さｙに応じて、エツチングマスクの膜厚を決定すれば
よい。
置によって決まるものであるから、基板へ形成する溝の
深さｙに応じて、エツチングマスクの膜厚を決定すれば
よい。
上記エツチング工程において、窒素原子の発光（６７４
μｍ）をモニターしたものが第２図で、縦軸に発光強度
、横軸にエツチング時間を示すものである。目的とする
溝の深さになるまでは、窒化シリコン膜３は露出しない
ため、窒化シリコン膜３に起因する窒素原子の発光は生
じないが、エツチングマスクである酸化シリコン膜４が
全てエツチングされたとき、すなわちエツチング終点に
おいて、窒素原子の発光が、特性曲線５で示されるよう
に、急に出現することがわかる。
μｍ）をモニターしたものが第２図で、縦軸に発光強度
、横軸にエツチング時間を示すものである。目的とする
溝の深さになるまでは、窒化シリコン膜３は露出しない
ため、窒化シリコン膜３に起因する窒素原子の発光は生
じないが、エツチングマスクである酸化シリコン膜４が
全てエツチングされたとき、すなわちエツチング終点に
おいて、窒素原子の発光が、特性曲線５で示されるよう
に、急に出現することがわかる。
上記実施例では、エツチングマスクとして、酸化シリコ
ン膜、その下地として窒化シリコン膜を用イタが、エツ
チングマスクとして他の膜を使用することができる。ま
た下地の膜として、基板やエツチングマスクの構成原子
以外の原子が少なくとも１つ存在するような１換であれ
は、エツチング終点を検出することができる。
ン膜、その下地として窒化シリコン膜を用イタが、エツ
チングマスクとして他の膜を使用することができる。ま
た下地の膜として、基板やエツチングマスクの構成原子
以外の原子が少なくとも１つ存在するような１換であれ
は、エツチング終点を検出することができる。
（発明の効果）
本発明によれば、半導体基板表面に任意の深さの溝を精
度よく形成することが可能となり、微細素子分離技術や
、小面積大容量化技術の進展に大きく寄与する効果があ
る。
度よく形成することが可能となり、微細素子分離技術や
、小面積大容量化技術の進展に大きく寄与する効果があ
る。
第１図（ａ）ないしくＣ）は本発明の一実施例による半
導体基板エツチング方法の工程順断面図、第２図は本発
明の実施例で得られた特性図である。 １ ・・ シリコン基板、 ２，４ ・ 酸化シリコン
膜、 ３ ・・窒化シリコン膜、 ５ ・・・窒素原子
の発光特性曲線。 特許出願人 松下電子工業株式会社 第１図 （ｂ） 、４
導体基板エツチング方法の工程順断面図、第２図は本発
明の実施例で得られた特性図である。 １ ・・ シリコン基板、 ２，４ ・ 酸化シリコン
膜、 ３ ・・窒化シリコン膜、 ５ ・・・窒素原子
の発光特性曲線。 特許出願人 松下電子工業株式会社 第１図 （ｂ） 、４
Claims (2)
- （１）半導体基板表面に、ドライエッチング法により溝
を形成するときに、エッチングマスクの下に、前記半導
体基板およびエッチングマスクの構成原子以外の原子を
含む膜を用い、前記エッチングマスクの下の膜の構成原
子、分子、あるいはそれらのイオンの発光強度を追跡す
ることによって、エッチング終点を検出することを特徴
とする半導体基板エッチング方法。 - （２）エッチングマスクの膜厚として、該エッチングマ
スクの膜厚と、前記溝の目的とする深さとの比が、前記
エッチングマスクのエッチング速度と半導体基板のエッ
チング速度との比と同等となるような膜厚とすることを
特徴とする特許請求の範囲第（１）項記載の半導体基板
エッチング方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7361485A JPS61232619A (ja) | 1985-04-09 | 1985-04-09 | 半導体基板エツチング方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7361485A JPS61232619A (ja) | 1985-04-09 | 1985-04-09 | 半導体基板エツチング方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61232619A true JPS61232619A (ja) | 1986-10-16 |
Family
ID=13523384
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7361485A Pending JPS61232619A (ja) | 1985-04-09 | 1985-04-09 | 半導体基板エツチング方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61232619A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0314522A2 (en) * | 1987-10-29 | 1989-05-03 | Fujitsu Limited | Trench etching process |
| JP2009147000A (ja) * | 2007-12-12 | 2009-07-02 | Seiko Instruments Inc | 半導体装置の製造方法 |
-
1985
- 1985-04-09 JP JP7361485A patent/JPS61232619A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0314522A2 (en) * | 1987-10-29 | 1989-05-03 | Fujitsu Limited | Trench etching process |
| US5030316A (en) * | 1987-10-29 | 1991-07-09 | Fujitsu Limited | Trench etching process |
| JP2009147000A (ja) * | 2007-12-12 | 2009-07-02 | Seiko Instruments Inc | 半導体装置の製造方法 |
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