JP3202913B2 - シリコン基板に深くて垂直な構造を作製する方法 - Google Patents
シリコン基板に深くて垂直な構造を作製する方法Info
- Publication number
- JP3202913B2 JP3202913B2 JP01054696A JP1054696A JP3202913B2 JP 3202913 B2 JP3202913 B2 JP 3202913B2 JP 01054696 A JP01054696 A JP 01054696A JP 1054696 A JP1054696 A JP 1054696A JP 3202913 B2 JP3202913 B2 JP 3202913B2
- Authority
- JP
- Japan
- Prior art keywords
- coating
- etching
- substrate
- predetermined depth
- ice film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000000758 substrate Substances 0.000 title claims description 40
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 title claims description 14
- 229910052710 silicon Inorganic materials 0.000 title claims description 14
- 239000010703 silicon Substances 0.000 title claims description 14
- 238000000034 method Methods 0.000 claims description 49
- 238000005530 etching Methods 0.000 claims description 48
- 239000011248 coating agent Substances 0.000 claims description 32
- 238000000576 coating method Methods 0.000 claims description 32
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 25
- 239000007789 gas Substances 0.000 claims description 15
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims description 14
- 229910052786 argon Inorganic materials 0.000 claims description 7
- 238000001020 plasma etching Methods 0.000 claims description 5
- 238000000992 sputter etching Methods 0.000 claims description 5
- 238000004519 manufacturing process Methods 0.000 claims description 4
- 239000000523 sample Substances 0.000 claims description 3
- 238000002161 passivation Methods 0.000 description 5
- 210000002381 plasma Anatomy 0.000 description 5
- 239000011253 protective coating Substances 0.000 description 5
- 239000000203 mixture Substances 0.000 description 4
- 238000011065 in-situ storage Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 2
- BSYNRYMUTXBXSQ-UHFFFAOYSA-N Aspirin Chemical compound CC(=O)OC1=CC=CC=C1C(O)=O BSYNRYMUTXBXSQ-UHFFFAOYSA-N 0.000 description 1
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 102220491117 Putative postmeiotic segregation increased 2-like protein 1_C23F_mutation Human genes 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 238000001878 scanning electron micrograph Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000000859 sublimation Methods 0.000 description 1
- 230000008022 sublimation Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/3065—Plasma etching; Reactive-ion etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/3065—Plasma etching; Reactive-ion etching
- H01L21/30655—Plasma etching; Reactive-ion etching comprising alternated and repeated etching and passivation steps, e.g. Bosch process
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3081—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Plasma & Fusion (AREA)
- Drying Of Semiconductors (AREA)
- ing And Chemical Polishing (AREA)
Description
【0001】
【発明の属する技術分野】本発明は、シリコン基板にお
ける異方性エッチングに関し、特に低温でシリコン基板
に深い、ほぼ垂直な構造を作製する方法に関する。
ける異方性エッチングに関し、特に低温でシリコン基板
に深い、ほぼ垂直な構造を作製する方法に関する。
【0002】
【従来の技術】シリコンでの異方性エッチングは、エッ
チングされる構造の側壁の“その場”パッシベーション
を生じさせることができる混合ガスを必要とする。プロ
セス・パラメータは、例えばポリマーを含むカーボンが
構造の側壁を形成するように調整される(参照、P.
H.Singer,“Today’s Plasma
Etch Chemistries”,Semicon
ductor International,vol.
11,no.4,p.68(1988))。
チングされる構造の側壁の“その場”パッシベーション
を生じさせることができる混合ガスを必要とする。プロ
セス・パラメータは、例えばポリマーを含むカーボンが
構造の側壁を形成するように調整される(参照、P.
H.Singer,“Today’s Plasma
Etch Chemistries”,Semicon
ductor International,vol.
11,no.4,p.68(1988))。
【0003】いわゆる“深いキャパシタ・トレンチ”の
作製の関しては、Y.T.Liiら(Electroc
hem.Soc.Proc.,Vol.92−1,p.
158)およびJ.A.Bondurら(Electr
ochem.Soc.Proc.,Vol.90−1,
p.176ff)は、HBr,He/O2 またはNF3
を含む混合ガスを用いている。代表的なエッチング速度
(RFプラズマにおける)は、0.1μm/分〜最大
0.7μm/分であり、代表的なエッチング深さは、最
大で20μmになる。しかしながら、マイクロメカニカ
ル構造の作製に関しては、さらに高いエッチング速度が
実現されなければならない。コンパクトなマイクロ波ま
たはヘリコン・プラズマと組み合せたSF6 を用いて、
10倍までのエッチング速度を実現することができる。
作製の関しては、Y.T.Liiら(Electroc
hem.Soc.Proc.,Vol.92−1,p.
158)およびJ.A.Bondurら(Electr
ochem.Soc.Proc.,Vol.90−1,
p.176ff)は、HBr,He/O2 またはNF3
を含む混合ガスを用いている。代表的なエッチング速度
(RFプラズマにおける)は、0.1μm/分〜最大
0.7μm/分であり、代表的なエッチング深さは、最
大で20μmになる。しかしながら、マイクロメカニカ
ル構造の作製に関しては、さらに高いエッチング速度が
実現されなければならない。コンパクトなマイクロ波ま
たはヘリコン・プラズマと組み合せたSF6 を用いて、
10倍までのエッチング速度を実現することができる。
【0004】エッチング異方性を改善するために、低温
度または極低温のエッチングが開示されている(参照、
W.Varhue et al.,“Electron
Cyclotron Resonance Plas
ma Etching ofPhotoresist
at Cryogenic Temperature
s”,J.Appl.Phys.,vol.72,n
o.7,p.3050(1992))。このような結果
は、低温度では自然側壁反応が減少するので生じるもの
と考えられる。自然反応速度の低下は、側壁のエッチン
グを減少させる。
度または極低温のエッチングが開示されている(参照、
W.Varhue et al.,“Electron
Cyclotron Resonance Plas
ma Etching ofPhotoresist
at Cryogenic Temperature
s”,J.Appl.Phys.,vol.72,n
o.7,p.3050(1992))。このような結果
は、低温度では自然側壁反応が減少するので生じるもの
と考えられる。自然反応速度の低下は、側壁のエッチン
グを減少させる。
【0005】しかしながら、非常に大きなエッチング深
さに対しては、シャープな異方性エッチング・プロファ
イル、およびそれと同時に、高いエッチング速度は、単
に極低温でのエッチングによっては実現することができ
ない。大きな深さ、一般に50μm以上にエッチングす
ると、エッチングされた構造の表面領域の側壁パッシベ
ーションは、順次破壊され、部分的に破壊された側壁を
示す等方性プロファイルが生じる(図1)。
さに対しては、シャープな異方性エッチング・プロファ
イル、およびそれと同時に、高いエッチング速度は、単
に極低温でのエッチングによっては実現することができ
ない。大きな深さ、一般に50μm以上にエッチングす
ると、エッチングされた構造の表面領域の側壁パッシベ
ーションは、順次破壊され、部分的に破壊された側壁を
示す等方性プロファイルが生じる(図1)。
【0006】
【発明が解決しようとする課題】したがって、本発明の
目的は、シリコン基板に深くてほぼ垂直な構造を作製す
る、費用効率の高い、信頼できる方法を提供することに
ある。
目的は、シリコン基板に深くてほぼ垂直な構造を作製す
る、費用効率の高い、信頼できる方法を提供することに
ある。
【0007】本発明の他の目的は、ほぼ異方性のプロフ
ァイルを示す構造を、速いエッチング速度で作製するこ
とにある。
ァイルを示す構造を、速いエッチング速度で作製するこ
とにある。
【0008】
【課題を解決するための手段】これらの目的は、(a)
第1の所定の深さまでシリコン基板を異方性プラズマ・
エッチングして、第1の構造を作製する工程と、(b)
前記第1の構造の前記基板の表面を、耐エッチング・コ
ーティングでコンフォーマルに覆う工程と、(c)前記
コーティングの水平部分を選択的に除去する工程と、
(d)SF6 /O2 の混合ガスを用いて第2の所定の深
さまで低温で基板を異方性プラズマ・エッチングし、第
2の構造を作製する工程と、(e)前記コーティングの
垂直部分を除去する工程と、を含む方法によって実現さ
れる。
第1の所定の深さまでシリコン基板を異方性プラズマ・
エッチングして、第1の構造を作製する工程と、(b)
前記第1の構造の前記基板の表面を、耐エッチング・コ
ーティングでコンフォーマルに覆う工程と、(c)前記
コーティングの水平部分を選択的に除去する工程と、
(d)SF6 /O2 の混合ガスを用いて第2の所定の深
さまで低温で基板を異方性プラズマ・エッチングし、第
2の構造を作製する工程と、(e)前記コーティングの
垂直部分を除去する工程と、を含む方法によって実現さ
れる。
【0009】この方法によって、基板表面近くの側壁領
域は、不十分な“その場”コーティングに加えて、特別
な保護コーティングによって保護される。
域は、不十分な“その場”コーティングに加えて、特別
な保護コーティングによって保護される。
【0010】したがって、側壁パッシベーションは、予
めエッチングされた構造を保護するのに十分であるの
で、基板がさらにエッチングされるときに側壁が破壊さ
れない。
めエッチングされた構造を保護するのに十分であるの
で、基板がさらにエッチングされるときに側壁が破壊さ
れない。
【0011】低温でSF6 ガスにO2 を加えることは、
基板にほぼ異方性のプロファイルを形成することになる
ことが分かった。
基板にほぼ異方性のプロファイルを形成することになる
ことが分かった。
【0012】本発明による方法のさらなる実施例は、請
求項に含まれている。
求項に含まれている。
【0013】
【発明の実施の形態】本発明による方法の工程図は、図
2に概略的に示されている。図2(a)によれば、基板
2は、まず第1に、例えばRIE(reactive
ion etching)によって、またはSF6 /O
2 の混合ガスを用いることによって、第1のエッチング
・マスク(図示せず)を介して第1の所定の深さd1 ま
で異方性エッチング工程により異方性エッチングされ
る。SiO2 が、エッチング・マスク材として有利であ
ることが分かった。このようにして、第1の構造が作製
される。この第1の所定のエッチング深さの値は、完全
にエッチングされた構造の所望の全体深さに依存する。
それは、約10μm〜約50μmの範囲にあり、好適に
は約40μmである。この第1のエッチング工程につい
ては、あらゆる適当なエッチャントが使用でき、エッチ
ングは、室温または低温のいずれかで行うことができ
る。しかしながら、特に低温では、SF6 およびO2 の
混合ガスが、有利であることが分かった。
2に概略的に示されている。図2(a)によれば、基板
2は、まず第1に、例えばRIE(reactive
ion etching)によって、またはSF6 /O
2 の混合ガスを用いることによって、第1のエッチング
・マスク(図示せず)を介して第1の所定の深さd1 ま
で異方性エッチング工程により異方性エッチングされ
る。SiO2 が、エッチング・マスク材として有利であ
ることが分かった。このようにして、第1の構造が作製
される。この第1の所定のエッチング深さの値は、完全
にエッチングされた構造の所望の全体深さに依存する。
それは、約10μm〜約50μmの範囲にあり、好適に
は約40μmである。この第1のエッチング工程につい
ては、あらゆる適当なエッチャントが使用でき、エッチ
ングは、室温または低温のいずれかで行うことができ
る。しかしながら、特に低温では、SF6 およびO2 の
混合ガスが、有利であることが分かった。
【0014】第1の深さd1 に達したときにエッチング
は停止し、基板2は、耐エッチング・コーティング4で
コンフォーマルにコーティングされる(図2(b))。
このコーティングは、例えば熱酸化物で作ることができ
る。この場合に、基板は、エッチング・リアクタから取
り出されなければならず、別の付着チャンバにおいてS
iO2 でコーティングされなければならない。付着の後
に、基板は、再び、エッチング・リアクタに入れられ、
酸化物コーティングの水平部分6は、異方性エッチング
工程、例えばアルゴンを用いることによって除去され
る。この異方性エッチング工程は、0.4Paおよび−
200VのDCバイアスにおいて200sccmのアル
ゴン・フローで実行するのが好適である。このエッチン
グ工程が実行されると、コーティングの垂直部分8のみ
が残る(図2(c))。
は停止し、基板2は、耐エッチング・コーティング4で
コンフォーマルにコーティングされる(図2(b))。
このコーティングは、例えば熱酸化物で作ることができ
る。この場合に、基板は、エッチング・リアクタから取
り出されなければならず、別の付着チャンバにおいてS
iO2 でコーティングされなければならない。付着の後
に、基板は、再び、エッチング・リアクタに入れられ、
酸化物コーティングの水平部分6は、異方性エッチング
工程、例えばアルゴンを用いることによって除去され
る。この異方性エッチング工程は、0.4Paおよび−
200VのDCバイアスにおいて200sccmのアル
ゴン・フローで実行するのが好適である。このエッチン
グ工程が実行されると、コーティングの垂直部分8のみ
が残る(図2(c))。
【0015】次の工程では、シリコンは、第2の所定の
エッチング深さd2 に達するまで、(依然として無傷で
ある第1のエッチング・マスクを用いて)低温において
SF6 およびO2 の混合ガスでエッチングされる(図2
(d))。このようにして、第2の構造が作製される。
このような関係においては、低温は、許容できる高いエ
ッチング速度、即ち2〜6μm/分の範囲のエッチング
速度が期待されるような温度を意味する。その温度は、
約−80℃〜−120℃の範囲にあるべきであり、−1
00℃が好適であることが分かった。
エッチング深さd2 に達するまで、(依然として無傷で
ある第1のエッチング・マスクを用いて)低温において
SF6 およびO2 の混合ガスでエッチングされる(図2
(d))。このようにして、第2の構造が作製される。
このような関係においては、低温は、許容できる高いエ
ッチング速度、即ち2〜6μm/分の範囲のエッチング
速度が期待されるような温度を意味する。その温度は、
約−80℃〜−120℃の範囲にあるべきであり、−1
00℃が好適であることが分かった。
【0016】例えば適当なエッチャントでエッチングす
ることによって、残されている保護コーティング8(お
よび残されているマスク)を除去すると、所望のプロフ
ァイルが実現される(図2(e))。
ることによって、残されている保護コーティング8(お
よび残されているマスク)を除去すると、所望のプロフ
ァイルが実現される(図2(e))。
【0017】すでに上述したように、保護コーティング
として熱酸化物を用いるときは、基板は、エッチング・
リアクタから取り出して、別の付着チャンバ内で酸化物
を付着できるようにしなければならない。
として熱酸化物を用いるときは、基板は、エッチング・
リアクタから取り出して、別の付着チャンバ内で酸化物
を付着できるようにしなければならない。
【0018】本発明の特に有利な実施例では、保護コー
ティングは、それゆえ、氷膜で形成される。この場合
に、基板は、保護コーティングを施すときに、エッチン
グ・リアクタ内に置かれたままとすることができる。こ
れは、次のプロセス工程によって理解することができ
る。
ティングは、それゆえ、氷膜で形成される。この場合
に、基板は、保護コーティングを施すときに、エッチン
グ・リアクタ内に置かれたままとすることができる。こ
れは、次のプロセス工程によって理解することができ
る。
【0019】第1の工程では、基板は、第1の所定の深
さd1 まで異方性エッチングされる。これは、RIEエ
ッチングによって、または約5〜30%のO2 と約95
〜70%のSF6 との混合ガスを用いることによって実
現される。特に有利な実施例では、20%のO2 と80
%のSF6 との混合ガスが用いられる。低温におけるS
F6 への少量のO2 の添加は、異方性エッチングをさら
に改良することが示された。基板は、約1500Wのマ
イクロ波電力と、約1Paの圧力で約−25Vの基板バ
イアスとを与えて約10分間、エッチングするのが好適
である。この場合に、エッチングは、−100℃で行わ
れ、適当な温度範囲は、約−80℃〜約−120℃であ
る。エッチングが終了した後に、プラズマはスイッチ・
オフされ、リアクタは、約10-3Paの基準真空まで排
気される。
さd1 まで異方性エッチングされる。これは、RIEエ
ッチングによって、または約5〜30%のO2 と約95
〜70%のSF6 との混合ガスを用いることによって実
現される。特に有利な実施例では、20%のO2 と80
%のSF6 との混合ガスが用いられる。低温におけるS
F6 への少量のO2 の添加は、異方性エッチングをさら
に改良することが示された。基板は、約1500Wのマ
イクロ波電力と、約1Paの圧力で約−25Vの基板バ
イアスとを与えて約10分間、エッチングするのが好適
である。この場合に、エッチングは、−100℃で行わ
れ、適当な温度範囲は、約−80℃〜約−120℃であ
る。エッチングが終了した後に、プラズマはスイッチ・
オフされ、リアクタは、約10-3Paの基準真空まで排
気される。
【0020】第2の工程では、そのような構造の基板表
面に水蒸気を凝結させる。図3は、個々の装置を概略的
に示している。第1のエッチング工程が室温で行われた
場合には、基板は、最初に、凝結温度まで冷却されなけ
ればならない。計量バルブ10によって、水蒸気は、水
の入った小さい真空容器14から反応チャンバ12に導
入される。水蒸気は、サセプタ16によって支持された
冷却基板上に凝結し、第1のエッチング工程の際に作ら
れた第1の構造の表面に氷膜を形成する。この工程につ
いては、約0.1〜0.5Paの水の分圧が、適切であ
ると分かった。数分以内に、数μmの厚さを有するほぼ
等方性の氷膜が、基板上に形成される。この膜の形成
は、干渉計18によって“その場”制御することができ
る。1μm〜1.5μmのコーティングの水平部分の膜
厚が、適切であることが分かった。1つのステップが基
板内に存在すれば、側壁においては半空間の1/2のみ
が吸着に利用できるので、側壁における氷膜の厚さは、
コーティングの水平部分上の氷膜の厚さの約半分とな
る。約−100℃の温度における昇華速度は非常に小さ
いので、このように形成された氷膜は、長時間にわたっ
て安定している。
面に水蒸気を凝結させる。図3は、個々の装置を概略的
に示している。第1のエッチング工程が室温で行われた
場合には、基板は、最初に、凝結温度まで冷却されなけ
ればならない。計量バルブ10によって、水蒸気は、水
の入った小さい真空容器14から反応チャンバ12に導
入される。水蒸気は、サセプタ16によって支持された
冷却基板上に凝結し、第1のエッチング工程の際に作ら
れた第1の構造の表面に氷膜を形成する。この工程につ
いては、約0.1〜0.5Paの水の分圧が、適切であ
ると分かった。数分以内に、数μmの厚さを有するほぼ
等方性の氷膜が、基板上に形成される。この膜の形成
は、干渉計18によって“その場”制御することができ
る。1μm〜1.5μmのコーティングの水平部分の膜
厚が、適切であることが分かった。1つのステップが基
板内に存在すれば、側壁においては半空間の1/2のみ
が吸着に利用できるので、側壁における氷膜の厚さは、
コーティングの水平部分上の氷膜の厚さの約半分とな
る。約−100℃の温度における昇華速度は非常に小さ
いので、このように形成された氷膜は、長時間にわたっ
て安定している。
【0021】本発明による方法の第3の工程は、適当な
エッチャント、例えばアルゴンを用いて、基板の水平部
分の氷膜をスパッタ・エッチングすることを含んでいる
が、氷膜は、エッチング工程の強い異方性のために、垂
直部分では残留する(図3(c))。この工程に対する
適当なプロセス・パラメータは、例えば20sccmの
アルゴン・ガス・フロー、0.4Paのチャンバ圧、1
500Wのマイクロ波電力および−200VのDCバイ
アスである。エッチング工程の終了は、干渉計18によ
ってモニタすることもできる。
エッチャント、例えばアルゴンを用いて、基板の水平部
分の氷膜をスパッタ・エッチングすることを含んでいる
が、氷膜は、エッチング工程の強い異方性のために、垂
直部分では残留する(図3(c))。この工程に対する
適当なプロセス・パラメータは、例えば20sccmの
アルゴン・ガス・フロー、0.4Paのチャンバ圧、1
500Wのマイクロ波電力および−200VのDCバイ
アスである。エッチング工程の終了は、干渉計18によ
ってモニタすることもできる。
【0022】次に、シリコンのエッチングは、所望のエ
ッチング深さが実現されるまで続けられる。低温でのエ
ッチングの後に、基板は、室温に戻される。これによ
り、側壁上でパッシベーション層として働く氷膜は、い
かなる残留物も残すことなく蒸発する。このプロセスの
結果は、図4に示されている。
ッチング深さが実現されるまで続けられる。低温でのエ
ッチングの後に、基板は、室温に戻される。これによ
り、側壁上でパッシベーション層として働く氷膜は、い
かなる残留物も残すことなく蒸発する。このプロセスの
結果は、図4に示されている。
【0023】本発明によって、深くてほぼ垂直な構造
は、速いエッチング速度を用いてシリコン基板に作製す
ることができる。
は、速いエッチング速度を用いてシリコン基板に作製す
ることができる。
【0024】本発明による方法は、例えばテスト・プロ
ーブに使われるガイド板の形成に特に有利である。
ーブに使われるガイド板の形成に特に有利である。
【0025】まとめとして、本発明の構成に関して以下
の事項を開示する。 (1)シリコン基板内に深くてほぼ垂直な構造を作製す
る方法において、(a)第1の所定の深さまでシリコン
基板を異方性プラズマ・エッチングして第1の構造を作
製する工程と、(b)前記第1の構造の前記基板の表面
を耐エッチング・コーティングでコンフォーマルに覆う
工程と、(c)前記コーティングの水平部分を選択的に
除去する工程と、(d)SF6 /O2 の混合ガスを用い
て第2の所定の深さまで低温で基板を異方性プラズマ・
エッチングし、第2の構造を作製する工程と、(e)前
記コーティングの垂直部分を除去する工程と、を含む方
法。 (2)前記SF6 /O2 の混合ガスが、約5%〜約30
%のO2 と約95%〜約70%のSF6 とを、好適には
20%のO2 と80%のSF6 とを含む、上記(1)に
記載の方法。 (3)工程(d)におけるエッチングの温度が、−80
℃と−120℃の範囲にあり、特に−100℃である、
上記(1)または(2)に記載の方法。 (4)工程(a)におけるエッチングは、約1Paの圧
力で、約1500Wのマイクロ波電力と、約−25Vの
基板バイアスとを用いて、約10分間で行われる、上記
(1)または(2)に記載の方法。 (5)工程(a)におけるエッチングは、RIEによっ
て、またはSF6 /O2の混合ガスを用いることによっ
て行われる、上記(1)〜(4)のいずれかに記載の方
法。 (6)前記耐エッチング・コーティングが、氷膜よりな
る、上記(1)〜(5)のいずれかに記載の方法。 (7)前記耐エッチング・コーティングが、熱酸化物コ
ーティングである、上記(1)〜(5)のいずれかに記
載の方法。 (8)前記氷膜を、前記第1の構造の表面に水蒸気を凝
結することによって形成する、上記(6)に記載の方
法。 (9)水の分圧が、0.1Paと0.5Paとの間であ
る、上記(8)に記載の方法。 (10)前記氷膜の水平部分は、アルゴンを用いたスパ
ッタ・エッチングによって除去される、上記(6),
(8)または(9)に記載の方法。 (11)前記コーティングの成長および/または前記氷
膜の除去は、干渉計によって制御される、上記(1)〜
(10)のいずれかに記載の方法。 (12)前記基板の水平部分上の前記コーティングの厚
さが、1μmと1.5μmとの間にあり、垂直部分上の
前記コーティングの厚さが、水平部分上の前記コーティ
ングの厚さの約半分である、上記(1)〜(7)のいず
れかに記載の方法。 (13)前記スパッタ・エッチングは、約20sccm
のアルゴン・フロー、約0.4Paのリアクタ圧、約1
500Wのマイクロ波電力および約−200VのDC−
バイアスを用いて行われる、上記(10)に記載の方
法。 (14)第1の所定の深さが、約10μm〜約50μ
m、好適には約20μm〜約40μmである、上記
(1)〜(13)のいずれかに記載の方法。 (15)第2の所定の深さが、約30μm〜約90μ
m、好適には約50μmである、上記(1)〜(14)
のいずれかに記載の方法。 (16)工程(a)〜工程(e)を繰り返して行う、上
記(1)〜(15)のいずれかに記載の方法。 (17)上記構造はテスト・プローブのためのガイド・
プレートである、上記(1)〜(16)のいずれかに記
載の方法。
の事項を開示する。 (1)シリコン基板内に深くてほぼ垂直な構造を作製す
る方法において、(a)第1の所定の深さまでシリコン
基板を異方性プラズマ・エッチングして第1の構造を作
製する工程と、(b)前記第1の構造の前記基板の表面
を耐エッチング・コーティングでコンフォーマルに覆う
工程と、(c)前記コーティングの水平部分を選択的に
除去する工程と、(d)SF6 /O2 の混合ガスを用い
て第2の所定の深さまで低温で基板を異方性プラズマ・
エッチングし、第2の構造を作製する工程と、(e)前
記コーティングの垂直部分を除去する工程と、を含む方
法。 (2)前記SF6 /O2 の混合ガスが、約5%〜約30
%のO2 と約95%〜約70%のSF6 とを、好適には
20%のO2 と80%のSF6 とを含む、上記(1)に
記載の方法。 (3)工程(d)におけるエッチングの温度が、−80
℃と−120℃の範囲にあり、特に−100℃である、
上記(1)または(2)に記載の方法。 (4)工程(a)におけるエッチングは、約1Paの圧
力で、約1500Wのマイクロ波電力と、約−25Vの
基板バイアスとを用いて、約10分間で行われる、上記
(1)または(2)に記載の方法。 (5)工程(a)におけるエッチングは、RIEによっ
て、またはSF6 /O2の混合ガスを用いることによっ
て行われる、上記(1)〜(4)のいずれかに記載の方
法。 (6)前記耐エッチング・コーティングが、氷膜よりな
る、上記(1)〜(5)のいずれかに記載の方法。 (7)前記耐エッチング・コーティングが、熱酸化物コ
ーティングである、上記(1)〜(5)のいずれかに記
載の方法。 (8)前記氷膜を、前記第1の構造の表面に水蒸気を凝
結することによって形成する、上記(6)に記載の方
法。 (9)水の分圧が、0.1Paと0.5Paとの間であ
る、上記(8)に記載の方法。 (10)前記氷膜の水平部分は、アルゴンを用いたスパ
ッタ・エッチングによって除去される、上記(6),
(8)または(9)に記載の方法。 (11)前記コーティングの成長および/または前記氷
膜の除去は、干渉計によって制御される、上記(1)〜
(10)のいずれかに記載の方法。 (12)前記基板の水平部分上の前記コーティングの厚
さが、1μmと1.5μmとの間にあり、垂直部分上の
前記コーティングの厚さが、水平部分上の前記コーティ
ングの厚さの約半分である、上記(1)〜(7)のいず
れかに記載の方法。 (13)前記スパッタ・エッチングは、約20sccm
のアルゴン・フロー、約0.4Paのリアクタ圧、約1
500Wのマイクロ波電力および約−200VのDC−
バイアスを用いて行われる、上記(10)に記載の方
法。 (14)第1の所定の深さが、約10μm〜約50μ
m、好適には約20μm〜約40μmである、上記
(1)〜(13)のいずれかに記載の方法。 (15)第2の所定の深さが、約30μm〜約90μ
m、好適には約50μmである、上記(1)〜(14)
のいずれかに記載の方法。 (16)工程(a)〜工程(e)を繰り返して行う、上
記(1)〜(15)のいずれかに記載の方法。 (17)上記構造はテスト・プローブのためのガイド・
プレートである、上記(1)〜(16)のいずれかに記
載の方法。
【図1】従来の技術の方法にしたがってエッチングされ
た構造の表面近くの領域の破壊された側壁パッシベーシ
ョンを概略的に示す図である。
た構造の表面近くの領域の破壊された側壁パッシベーシ
ョンを概略的に示す図である。
【図2】本発明による方法のプロセス・フローを示す図
である。
である。
【図3】本発明の特定の実施例にしたがって低温で基板
をコーティングする装置を示す概略図である。
をコーティングする装置を示す概略図である。
【図4】本発明のプロセスにしたがってエッチングされ
た、保護されたシリコン・トレンチ断面のSEM像より
描き起こした概略図である。
た、保護されたシリコン・トレンチ断面のSEM像より
描き起こした概略図である。
2 基板 4 耐エッチング・コーティング 6 水平部分 8 垂直部分 10 計量バルブ 12 反応チャンバ 14 真空容器 16 サセプタ 18 干渉計
フロントページの続き (72)発明者 ヨハン・グレシュネル ドイツ 72124 ブリーツハウゼン テ ィエルガルテンベーク 14 (72)発明者 ロベルト・ユンギンゲル ドイツ 71032 ベーブリンゲン ティ エルガルテンシュトラーセ 11 (72)発明者 ゲオルグ・クラウス ドイツ 72218 ビルドベルク イン ハイネンタール 70 (56)参考文献 特開 昭60−154622(JP,A) 米国特許4472240(US,A) (58)調査した分野(Int.Cl.7,DB名) H01L 21/3065 C23F 4/00
Claims (15)
- 【請求項1】シリコン基板内に深くてほぼ垂直な構造を
作製する方法において、(a)第1の所定の深さまでシ
リコン基板を異方性プラズマ・エッチングして第1の構
造を作製する工程と、(b)前記第1の構造の前記基板
の表面を耐エッチング・コーティングでコンフォーマル
に覆う工程と、(c)前記コーティングの水平部分を選
択的に除去する工程と、(d)SF6 /O2 の混合ガス
を用いて第2の所定の深さまで低温で基板を異方性プラ
ズマ・エッチングし、第2の構造を作製する工程と、
(e)前記コーティングの垂直部分を除去する工程と、
を含む方法。 - 【請求項2】前記SF6 /O2 の混合ガスが、約5%〜
約30%のO2 と約95%〜約70%のSF6 とを含
む、請求項1に記載の方法。 - 【請求項3】工程(d)におけるエッチングの温度が、
−80℃と−120℃の範囲にある、請求項1または2
に記載の方法。 - 【請求項4】工程(a)におけるエッチングは、RIE
によって、またはSF6 /O2 の混合ガスを用いること
によって行われる、請求項1ないし3のいずれか1つに
記載の方法。 - 【請求項5】前記耐エッチング・コーティングが、氷膜
よりなる、請求項1ないし4のいずれか1つに記載の方
法。 - 【請求項6】前記耐エッチング・コーティングが、熱酸
化物コーティングである、請求項1ないし4のいずれか
1つに記載の方法。 - 【請求項7】前記氷膜は、前記第1の構造の表面に水蒸
気を凝結することによって形成される、請求項5に記載
の方法。 - 【請求項8】水の分圧が、0.1Paと0.5Paとの
間である、請求項7に記載の方法。 - 【請求項9】前記氷膜の水平部分は、アルゴンを用いた
スパッタ・エッチングによって除去される、請求項5,
7または8のいずれか1つに記載の方法。 - 【請求項10】前記コーティングの成長および/または
前記氷膜の除去は、干渉計によって制御される、請求項
1ないし9のいずれか1つに記載の方法。 - 【請求項11】前記基板の水平部分上の前記コーティン
グの厚さが、1μmと1.5μmとの間にあり、垂直部
分上の前記コーティングの厚さが、水平部分上の前記コ
ーティングの厚さの約半分である、請求項1ないし6の
いずれか1つに記載の方法。 - 【請求項12】第1の所定の深さが、約10μm〜約5
0μmである、請求項1ないし11のいずれか1つに記
載の方法。 - 【請求項13】第2の所定の深さが、約30μm〜約9
0μmである、請求項1ないし12のいずれか1つに記
載の方法。 - 【請求項14】工程(a)〜工程(e)を繰り返して行
う、請求項1ないし13のいずれか1つに記載の方法。 - 【請求項15】前記構造はテスト・プローブのためのガ
イド・プレートである、請求項1ないし14のいずれか
1つに記載の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
EP95102638A EP0729175A1 (en) | 1995-02-24 | 1995-02-24 | Method for producing deep vertical structures in silicon substrates |
DE95102638.4 | 1995-02-24 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08250466A JPH08250466A (ja) | 1996-09-27 |
JP3202913B2 true JP3202913B2 (ja) | 2001-08-27 |
Family
ID=8219007
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP01054696A Expired - Fee Related JP3202913B2 (ja) | 1995-02-24 | 1996-01-25 | シリコン基板に深くて垂直な構造を作製する方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5658472A (ja) |
EP (1) | EP0729175A1 (ja) |
JP (1) | JP3202913B2 (ja) |
Families Citing this family (41)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5973257A (en) * | 1997-02-13 | 1999-10-26 | International Rectifier Corp. | Reflector layer for the well surface of a photovoltaic generator |
DE19710799A1 (de) * | 1997-03-17 | 1998-10-01 | Ibm | Membranmaske für Belichtungsverfahren mit kurzwelliger Strahlung |
GB9709659D0 (en) | 1997-05-13 | 1997-07-02 | Surface Tech Sys Ltd | Method and apparatus for etching a workpiece |
US6093330A (en) * | 1997-06-02 | 2000-07-25 | Cornell Research Foundation, Inc. | Microfabrication process for enclosed microstructures |
EP0983610A1 (en) | 1998-03-20 | 2000-03-08 | Surface Technology Systems Limited | Method and apparatus for manufacturing a micromechanical device |
US6133615A (en) * | 1998-04-13 | 2000-10-17 | Wisconsin Alumni Research Foundation | Photodiode arrays having minimized cross-talk between diodes |
US6180536B1 (en) | 1998-06-04 | 2001-01-30 | Cornell Research Foundation, Inc. | Suspended moving channels and channel actuators for microfluidic applications and method for making |
US6054365A (en) * | 1998-07-13 | 2000-04-25 | International Rectifier Corp. | Process for filling deep trenches with polysilicon and oxide |
DE19841964B4 (de) * | 1998-09-14 | 2004-08-05 | Robert Bosch Gmbh | Verfahren zur Einstellung der Ätzgeschwindigkeit beim anisotropen Plasmaätzen von lateralen Strukturen |
US6399516B1 (en) | 1998-10-30 | 2002-06-04 | Massachusetts Institute Of Technology | Plasma etch techniques for fabricating silicon structures from a substrate |
US6583063B1 (en) | 1998-12-03 | 2003-06-24 | Applied Materials, Inc. | Plasma etching of silicon using fluorinated gas mixtures |
US6312616B1 (en) | 1998-12-03 | 2001-11-06 | Applied Materials, Inc. | Plasma etching of polysilicon using fluorinated gas mixtures |
US6235214B1 (en) | 1998-12-03 | 2001-05-22 | Applied Materials, Inc. | Plasma etching of silicon using fluorinated gas mixtures |
JP4221859B2 (ja) * | 1999-02-12 | 2009-02-12 | 株式会社デンソー | 半導体装置の製造方法 |
DE19919832A1 (de) * | 1999-04-30 | 2000-11-09 | Bosch Gmbh Robert | Verfahren zum anisotropen Plasmaätzen von Halbleitern |
US6162731A (en) * | 1999-06-08 | 2000-12-19 | United Silicon Incorporated | Method of defining a conductive layer |
US6277752B1 (en) * | 1999-06-28 | 2001-08-21 | Taiwan Semiconductor Manufacturing Company | Multiple etch method for forming residue free patterned hard mask layer |
EP1077475A3 (en) | 1999-08-11 | 2003-04-02 | Applied Materials, Inc. | Method of micromachining a multi-part cavity |
US6221784B1 (en) | 1999-11-29 | 2001-04-24 | Applied Materials Inc. | Method and apparatus for sequentially etching a wafer using anisotropic and isotropic etching |
US6391790B1 (en) | 2000-05-22 | 2002-05-21 | Applied Materials, Inc. | Method and apparatus for etching photomasks |
US7115523B2 (en) * | 2000-05-22 | 2006-10-03 | Applied Materials, Inc. | Method and apparatus for etching photomasks |
US6451705B1 (en) * | 2000-08-31 | 2002-09-17 | Micron Technology, Inc. | Self-aligned PECVD etch mask |
US6818424B2 (en) * | 2000-09-01 | 2004-11-16 | E. I. Du Pont De Nemours And Company | Production of cyclic terpenoids |
US6402301B1 (en) | 2000-10-27 | 2002-06-11 | Lexmark International, Inc | Ink jet printheads and methods therefor |
US7183201B2 (en) | 2001-07-23 | 2007-02-27 | Applied Materials, Inc. | Selective etching of organosilicate films over silicon oxide stop etch layers |
KR20040012451A (ko) * | 2002-05-14 | 2004-02-11 | 어플라이드 머티어리얼스, 인코포레이티드 | 포토리소그래픽 레티클을 에칭하는 방법 |
US6929928B2 (en) | 2003-06-12 | 2005-08-16 | E. I. Du Pont De Nemours And Company | Genes encoding carotenoid compounds |
DE10331526A1 (de) * | 2003-07-11 | 2005-02-03 | Infineon Technologies Ag | Verfahren zum anisotropen Ätzen einer Ausnehmung in ein Siliziumsubstrat und Verwendung einer Plasmaätzanlage |
US7060624B2 (en) * | 2003-08-13 | 2006-06-13 | International Business Machines Corporation | Deep filled vias |
US8293430B2 (en) * | 2005-01-27 | 2012-10-23 | Applied Materials, Inc. | Method for etching a molybdenum layer suitable for photomask fabrication |
US20060264054A1 (en) * | 2005-04-06 | 2006-11-23 | Gutsche Martin U | Method for etching a trench in a semiconductor substrate |
US7481943B2 (en) * | 2005-08-08 | 2009-01-27 | Silverbrook Research Pty Ltd | Method suitable for etching hydrophillic trenches in a substrate |
EP1786027A3 (en) * | 2005-11-14 | 2009-03-04 | Schott AG | Plasma etching of tapered structures |
CN101379600A (zh) * | 2006-02-01 | 2009-03-04 | 阿尔卡特朗讯公司 | 各向异性刻蚀方法 |
JP2009109347A (ja) * | 2007-10-30 | 2009-05-21 | Yamatake Corp | 圧力センサ及びその製造方法 |
CN101960276B (zh) * | 2007-10-30 | 2013-07-03 | 阿自倍尔株式会社 | 压力传感器及其制造方法 |
CN101962773B (zh) * | 2009-07-24 | 2012-12-26 | 北京北方微电子基地设备工艺研究中心有限责任公司 | 一种深硅刻蚀方法 |
TWI415219B (zh) * | 2009-12-01 | 2013-11-11 | Darrell Mcreynolds | 用於3-d晶圓/晶片堆疊之穿孔連線的形成方法 |
JP6373150B2 (ja) * | 2014-06-16 | 2018-08-15 | 東京エレクトロン株式会社 | 基板処理システム及び基板処理方法 |
CN105185704A (zh) * | 2015-08-05 | 2015-12-23 | 成都嘉石科技有限公司 | 深硅刻蚀方法 |
CN114361099A (zh) * | 2021-12-13 | 2022-04-15 | 苏州芯镁信电子科技有限公司 | 一种深硅刻蚀方法 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4472240A (en) * | 1981-08-21 | 1984-09-18 | Tokyo Shibaura Denki Kabushiki Kaisha | Method for manufacturing semiconductor device |
JPH0612767B2 (ja) * | 1984-01-25 | 1994-02-16 | 株式会社日立製作所 | 溝およびそのエッチング方法 |
JPH0298925A (ja) * | 1988-10-05 | 1990-04-11 | Fujitsu Ltd | シリコン層のエッチング方法 |
US4894697A (en) * | 1988-10-31 | 1990-01-16 | International Business Machines Corporation | Ultra dense dram cell and its method of fabrication |
JP3013446B2 (ja) * | 1990-12-28 | 2000-02-28 | ソニー株式会社 | ドライエッチング方法 |
DE4241045C1 (de) * | 1992-12-05 | 1994-05-26 | Bosch Gmbh Robert | Verfahren zum anisotropen Ätzen von Silicium |
-
1995
- 1995-02-24 EP EP95102638A patent/EP0729175A1/en not_active Ceased
- 1995-06-07 US US08/477,059 patent/US5658472A/en not_active Expired - Fee Related
-
1996
- 1996-01-25 JP JP01054696A patent/JP3202913B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH08250466A (ja) | 1996-09-27 |
EP0729175A1 (en) | 1996-08-28 |
US5658472A (en) | 1997-08-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3202913B2 (ja) | シリコン基板に深くて垂直な構造を作製する方法 | |
US5354417A (en) | Etching MoSi2 using SF6, HBr and O2 | |
US5387556A (en) | Etching aluminum and its alloys using HC1, C1-containing etchant and N.sub.2 | |
US6518192B2 (en) | Two etchant etch method | |
US6284666B1 (en) | Method of reducing RIE lag for deep trench silicon etching | |
US5160407A (en) | Low pressure anisotropic etch process for tantalum silicide or titanium silicide layer formed over polysilicon layer deposited on silicon oxide layer on semiconductor wafer | |
US7151277B2 (en) | Selective etching of silicon carbide films | |
US4734157A (en) | Selective and anisotropic dry etching | |
US4472237A (en) | Reactive ion etching of tantalum and silicon | |
JP2007129260A (ja) | ケイ素の異方性エッチング法 | |
US4174251A (en) | Method of selective gas etching on a silicon nitride layer | |
JPH0286126A (ja) | 臭化水素によるシリコンの反応性イオンエッチング | |
US5522966A (en) | Dry etching process for semiconductor | |
JPH0758079A (ja) | キセノンを用いたプラズマエッチング | |
JPH04326726A (ja) | ドライエッチング方法 | |
US5994234A (en) | Method for dry-etching a polycide film | |
US4992137A (en) | Dry etching method and method for prevention of low temperature post etch deposit | |
JP3094470B2 (ja) | ドライエッチング方法 | |
US4407850A (en) | Profile control photoresist | |
JP5065726B2 (ja) | ドライエッチング方法 | |
JPH0458176B2 (ja) | ||
JPH10177997A (ja) | Barcおよび窒化物のその場エッチングプロセス | |
JPH0121230B2 (ja) | ||
JP2602285B2 (ja) | 半導体装置の製造方法 | |
US7192875B1 (en) | Processes for treating morphologically-modified silicon electrode surfaces using gas-phase interhalogens |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |