KR910005712A - 타임스위치 통화메모리 장치 - Google Patents

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KR910005712A
KR910005712A KR1019890011574A KR890011574A KR910005712A KR 910005712 A KR910005712 A KR 910005712A KR 1019890011574 A KR1019890011574 A KR 1019890011574A KR 890011574 A KR890011574 A KR 890011574A KR 910005712 A KR910005712 A KR 910005712A
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latch
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오돈성
강구홍
박권철
Original Assignee
경상현
재단법인 한국전자통신연구소
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
    • H04Q11/00—Selecting arrangements for multiplex systems
    • H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing

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  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
  • Monitoring And Testing Of Exchanges (AREA)

Abstract

내용 없음.

Description

타임스위치 통화메모리 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 구성도.

Claims (3)

  1. 디지틀 교환 시스팀의 타임스위치 장치에서 제어메모리수단과 통화메모리수단을 구비하여 타임슬롯 교환을 행하기 위한 장치에 있어서, 데이터 속도 8.192Mbps로 병렬로 들어오는 데이터를 8.192MHz 클럭으로 래치하는 제1래치회로(1), 입력 데이터의 패리티를 감시해 패리티 장애 발생 신호 송출 및 수정을 하여 상기 래치회로(1)에 송신하는 패리티 체크 및 수정회로(2), 외부로부터 기본 클럭을 수신해 소정의 클럭을 제공하는 타이밍 제어회로(9), 상기 타이밍 제어회로(9)에 연결되어 소정의 클럭을 분주해 내는 카운터(8), 상기 래치회로(1)로부터 수신된 병렬 PCM 데이터를 상기 카운터(8)의 출력을 이용 순차적으로 쓰고 상기 제어메모리수단으로부터 래치회로(12)를 통해 수신된 랜덤 읽기 어드레스에 의해 랜덤 읽기를 수행하는 통화 메모리 수단(3), 상기 통화메모리수단(3)으로부터 출력되는 병렬 데이터를 상기 타이밍 제어회로(9)로부터 수신된 8.192MHz 래치클럭으로 래치하여 외부로 송출하는 제2래치회로(4), 상기 통화메모리수단(3)으로부터 출력되는 데이터의 패리티를 감시하고 에러발생시 수정하여 상기 래치회로(4)로 송출하는 패리티 체크 및 수정회로(5), 상기 제어메모리수단(TCMA)을 경유하여 타임스위치 프로세서(TSP)의 모드 및 어드레스를 수신하고 관련 데이터를 송수신하는 제어메모리 인터페이스수단(6), 상기 제어메모리수단으로부터 수신된 상기 통화메모리 수단의 입력단에 연결되어 상기 래치회로(1)출력과 3상태로 연결되는 제3래치회로(7), 상기 타임스위치 프로세서(TSP)의 요구에 따라 상기 통화메모리수단의 데이터를 읽을때 상기 제어메모리 인터페이스수단(6)으로부터 출력되는 래치클럭에 의해 래치되어 상기 제어 메모리 인터페이스수단(6)으로 출력하는 제4래치회로(10), 회로팩 확인 비트들을 디코딩해 자기 회로팩임이 확인될시 상기 래치회로(4)의 출력을 인에이블시 해당 타임슬롯 데이터를 출력토록 하는 회로팩 확인회로(11), 및 상기 제어메모리수단으로부터 수신되는 상기 통화메모리수단(3)의 제어 데이터인 랜덤 읽기 어드레스를 상기 타이밍 제어회로(9)로부터 수신된 8.192MHz 래치클럭으로 래치하여 상기 통화메모리수단(3)으로 출력하는 제5래치회로(12)로 구성된 것을 특징으로 하는 타임스위치 통화메모리 장치.
  2. 제1항에 있어서, 상기 통화메모리수단(3)은 이중포트 CMOS SRAM으로 구성된 것을 특징으로 하는 타임스위치 통화메모리 장치.
  3. 제1항에 있어서, 상기 이중포트 메모리의 메모리 영역을 프레임 단위로 둘러 나누어(0-1023, 1024-2047) 읽기와 쓰기 영역을 근본적으로 분리시킴으로써 어드레스 충돌 현상을 방지하는 것을 특징으로 하는 타임스위치 통화메모리 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019890011574A 1989-08-14 1989-08-14 타임스위치 통화메모리 장치 KR920001860B1 (ko)

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