SU517174A1 - Устройство дл защиты от ошибок - Google Patents
Устройство дл защиты от ошибокInfo
- Publication number
- SU517174A1 SU517174A1 SU2088237A SU2088237A SU517174A1 SU 517174 A1 SU517174 A1 SU 517174A1 SU 2088237 A SU2088237 A SU 2088237A SU 2088237 A SU2088237 A SU 2088237A SU 517174 A1 SU517174 A1 SU 517174A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- register
- combination
- address
- memory
- error
- Prior art date
Links
Landscapes
- Small-Scale Networks (AREA)
Description
1
Изобретение относитс к технике св ЗЯ; может использоватьс в системах передачи данных с решающей обратной св зью.
Известно устройство дл зашиты от ошибок в системах св зи с решающей обратной св зью, содержащее на входе блок декодировани , дешифратор служебных сигналов и «входной регистр, выход которого через блок пам ти приема подключен к управл ющему блоку и к узлу ввода-вывода информации, выход которого через блок пам ти передачи подключен ко входу блока 1код;ированиа, к которому подключен одновременно шифратор служебных сигналов.
Цель изобретени - повышение скорости передачи.
Предлагаемое устройство отличаетс тем, что в него введены последовательно соединенные схемы опроса, регистр резуль тата сложени , основной счетчик, счетчик адреса .проверочной комбинации, дешифратор информации и регистр состо ни пам ти, а также регистр ошибочной комбинации с сумматором и регистр адреса ошибочной комбинации. При этом дополнит1льные выходы блока пам ти приема подключены соответственно ко входам регистра ошибочной комбинации и счетчика адреса проверочной комбинации непосредственно, а ко входу регистра результата сложени - черь;з cyhfматор; выходы регистра состо ни пам ти и основного счетчика подключены к соответ «ствующим входам управл ющего блока, дополнительные выходы которого подключены соответственно к управл ющим входам дешифратора служебных сигналов, дешифратора информации, регистра состо ни пам . и и регистра адреса ошибочной комбинапик. к другому входу которого и к дополнительному входу блока пам ти приема подключен выход счетчика адреса провер емой комбинации .
На чертеже приведена функциональна схема устройства.
Устройство содержит блок декодиробаний 1, дешифратор служебных сигналов 2 и входной регистр 3, выход которого через блок пам ти приема 4 подключен к упрашг юшему блоку 5 и к узлу ввода-вьгпода пнформаиии 6, Выход узла 6 через блок па.чштн
рает соответствующий разр д регистра состо ни пам ти 18. Управл ющий блок 5 переводит разр д в состо ние 1 и записывает ошибочную комбинацию в первую зону пам ти приема, если блок пам ти приема 4 не содержит ощибочных комбинаций. Если
же в блоке пам ти приема есть хот бы одна ошибочна комбинаци , то вновь полученна ошибочна комбинаци записываетс в очередную свободную зону этого блока.
Если блок декодировани 1 вырабатывает сигнал Нет ошибки, возможны два режима работы устройства в зависимости от состо ни регистра состо ни пам ти 18. В первом режиме при опросе регистра состо ни пам ти 18 управл ющий блок 5 обнаруживает разр ды, наход щиес в состо нии 1. В этом случае блок 5 считывает в регистр адреса ошибочной комбинации 12 содержимое регистра записи блока пам ти приема 4, далее от содержимого регистра 12 вычитаетс единица. Дешифратор информации 17 выбирает разр д регистра состо ни пам ти 18 по состо нию регистра адреса ошибочной комбинации. Управл ющий блок 5 провер ет этот разр д. Если он находитс в состо нии 1, блок 5 считывает первое слово из зоны блока пам ти приема 4 по адресу, содержащемус в счетчике адреса проверочной комбинации 16, в регистр ощибочной комбинации 10, а затем первое слово из зоны по адресу, содержащемус в регистре записи блока пам ти приема 4. Сумматор 11 складывает эти слова по модулю два. Схема опроса 13 посылает в основной счетчик 15 число импульсов, равное числу единиц в регистре результата сложени 14. Далее считываютс следующие два слова указанных зон и т. д. до тех пор, пока не считываетс последнее слово зоны. Если после сложени основной счетчик 15 вырабатывает сигнал Повтор, содержимое счетчика адреса проверочной комбинации 16 переписываетс в регистр адреса ошибочной комбинации Л 2.
Если основной счетчик 15 выраба ывает сигнал Повтор, разр д pefScTpa состо ни пам ти 18,выбранный дешифратором информации 17, переводитс в состо ние О. После этого управл ющий-блок 5 провер ет содержимое счетчика адреса проверочной комбинации 16, Если содержимое счетчика адреса проверочной комбинации не равно нулю, из него вычитаетс единица и повтор етс все сначала. Так происходит до тех пор, пока содержимое счетчика 16 не станет равным нулю. После этого прове р етс состо ние регистра адреса ошибочной комбинации 12. Если он не находитс
в исходном состо нии, управл ющий блок 5 переписывает комбинацию из зоны, адрес которой находитс в регистре записи блока пам ти приема 4, в зону, адрес которой находитс в регистре адреса ошибочной комбинации 12, который после переписи переводитс в исходное состо ние. При исходном состо нии регистра 12 в блоке пам ти приема 4 изменений не происходит.
Во втором режиме при опросе регистра
состо ни пам ти 18 управл ющий блок 5 не обнаруживает в нем ни одного разр да в состо нии 1. Правильно прин тую комбинацию , записанную в первой зоне блока
пам ти приема 4, управл ющий блок 5 считывает в узел ввода-вывода информации до приема следующей комбинации.
При переполнении блока пам ти приема 4, которое возможно только при наличии
в нем хот бы одной ошибочной комбинации, управл ющий блок 5 стирает все комбинации в блоке пам ти приема 4, и устройство переходит в режим фазировани .
При передаче комбинации записываютс
в блок пам ти передачи 7 на случай их
повторной передачи. На каждую переданную комбинацию в момент времени, определ емый значением Н , ожидаетс сигнал обратной св зи, который содержитс в принимаемой комбинации. При получении сигнала обратной св зи Подтверждение соответствующа ему комбинаци стираетс из блока пам ти передачи 7. При получении сигнала Запрос соответствующа комбинаци передаетс на повторную передачу в блок кодировани 8. Кроме того, управл ющий блок 5 переписывает повторную комбинацию из своей зоны в очередную свободную зону, котора при этом помечаетс .
В старой зоне комбинаци не стираетс . Если в процессе передачи дешифратор служебных сигналов 2 обнаруживает фазовые комбинации, устройство переходит в режим фазировани . Затем управл ющий
блок 5 организует выдачу комбинаций из блока пам ти передачи 7, начина с первой зоны. Комбинации из помеченных зон с меткой управл ющий блок 5 стирает без передачи.
Claims (1)
- Формула изобретениУстройство дл защиты от ошибок в системах Св зи с решающей обратной св зью, содержащее на входе блок декодировани ,дешифратор служебных сигналов и входной регистр, выход которого через блок пам ти приема подключен к управл ющему блоку и к узлу ввода-вывода информации, выход которого чересз блок пам ти передачи подключен ко входу блока кодировапередачи 7 подключен ко входу блока кодировани 8, к которому подключен выход шифратора служебных сигналов 9. В схему вход т так регистр ошибочной комбинации 10 с сумматором 11, регистр адреса ошибочной комбинации 12 и послед о ват льно соединенные схема опроса 13, регистр результата сложени 14, основной счетчик 15,счетчик адреса проверочной комбинации 16,дешифратор информации 17 и регистр состо ни пам ти 18. Дополнительные выход блока пам ти приема 4 подключены соответственно ко входам регистра ошибочной комбинации 10 и счетчика адреса проверочной комбинации 16 :епосредственно, а ко входу регистра результата сложени 14 - через сумматор 11. Выходы регистра состо ни пам ти 18, основного счетчика 15, блока декодировани 1 и дешифратора информации 17 подключены к соответствуюш;им входам управл ющего блока 5, дополнительные выходы которого подключены соответственно к управл ющим входам дешифратора служебных сигналов 2, дешифратора информации 17, регистра состо ни пам ти 18 и регистра адреса ошибочной комбинации 12, к другому входу которого и к дополнительному входу блока пам ти приема 5 подключен выход счетчика адреса проверочной комбинации 16. Устройство работает следующим образом. Комбинаци с выхода дискретного канала поступает на блок декодировани 1, который провер ет принадлежность комбинации к кодовому множеству. Если прин та комбинаци принадлежит к кодовому множеству, бло декодировани вырабатывает сигнал нет ошибки, в противном случае он вырабатыва ет сигнал ошибка. Входной регистр 3 накапливает слово дл записи в блок пам ти приема 4, хран щий все прин тые комбинации , дл каждой из которых выделена зона объемом в несколько слов. Дешифратор служебных сигналов 2 служит дл вы влени фазовой комбинации среди прин тых. Сумма- тор 1 поразр дно складывает содержимое регистра ошибочной комбинации 10 и регист ра считанного числа блока пам ти приема 4 и результат сложени поступает в регистр результата сложени 14. После сложени комбинаций основной сче чик 15, рассчитанный на заданное число им накапливает рассто ние Хэмпульсов d между ними. Если d d , XXа счетчик 15 вырабатывает сигнал Повтор. Схема опроса 13 последовательно провер ет содержимое разр дов регистра результата сложени 14. Если провер емый разр д находитс в состо нии 1, схема опроса 13 посылает импульс в счетчик 15. Дл нахождени ошибочных комбинаций с це1гью сравнени юс с правильно прин той комбинацией в счетчике адреса проБер е--40й комбрлшции 6 формируетс адрес зоны блока пам ти приема 4. Регистр адреса ошибочной комбинации 12 после проверки содержит адрес зоны блока пам ти приема 4, в которую необходимо записать прин тую без ошибок комбинацию. В исходном состо нии регистр 12 содержит адрес последней зоны блока пам ти приема 4. Если после проверки блока пам ти приема 4 регистр 12 находитс в исходном состо нии, прин та комбинаци остаетс в своей зоне, иначе эта комбинаци из своей зоны переписываетс в зону, адрес которой содержит регистр адреса ошибочной комбинации. Дешифратор информации 17 в соответствии с состо нием регистра адреса ошибочной комбинации 12 выбирает один из разр дов регистра состо ни пам ти 18, каждый разр д которого соответствует зоне блока пам ти приема 4. Если в зоне блока пам ти приема 4 записана ошибочна комбинаци , соответствующий разр д регистра состо ни пам ти 18 находитс в состо нии 1. В противном случае он находитс в состо нии О. Блок пам ти передачи 7 хранит все переданные комбинации до первой неподтвержденной . Кажда комбинаци хранитс в зоне из нескольких слоев. Объем блока пам ти передачи 7 на К комбинаций больше блока пам ти приема 4, чтобы не было ее перенаполнени . Блок кодировани 8 генерирует кодовые комбинации и посылает их на вход дискретного канала. В режиме фазировани , с которого начинаетс работа устройства, шифратор служебных сигналов 9 посылает через блок кодировани 8 в дискретный канал фазовые комбинации. Дешифратор служебных сигналов 2, служащий дл вы влени фазовой комбинации среди прин тых, анализирует комбинации , поступающие с выхода дискретного канала. После фазировани устройства дл защиты от ошибок, наход щиес на противоположных концах дискретного канала, провод т двустороннюю одновременную передачу. Если в результате приема очередной комбинации блок декодировани 1 вырабатывает сигнал Ошибка, управл ющий блок 5 записывает эту комбинацию в блок пам ти приема 4. Адреса записи считываютс из блока пам ти приема 4 в регистр адреса ошибочной комбинации 12. Дещифратор информации 17 по состо нию регистра 12 выбини , к которому подключен одновременно шифратор служебных сигналов, отличающеес тем, что, с целью повышени скорости передачи при высоких уровнйх ошибок в канале, в него введены последовательно соединенные схема опроса, регистр результата сложени , основной счет чик, счетчик адреса проверочной комбинации, дешифратор информации и регистр состо ни пам ти, а также регистр ошибочной комбинги ции с сумматором и регистр адреса ошибоч- ной комбинации, при этом дополнительные выходы блока пам ти приема подключены соответственно ко входам регистра ошибочной . , комбинации и счетчика адреса проверочной i ...,комбинации непосредственно, а ко входу регистра результата сложени - через сум|матор , выходы регистра состо ни пам ти |и основного счетчика подключены к соответ 1ствуюшим входам управл ющего блока, до1 полнительньге выходы которого подключены соответственно к управл ющим входам дешифратора служебных сигналов, дешифратора информации: , регистра состо ни пам - и и регистра адреса ошибочной комбинации, к другому входу которого и к дополнительном входу блока пам ти приема подключен ° Bbfход счетчика адреса провер емой комбинаци .оъfNJ«о5«о
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU2088237A SU517174A1 (ru) | 1974-12-27 | 1974-12-27 | Устройство дл защиты от ошибок |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU2088237A SU517174A1 (ru) | 1974-12-27 | 1974-12-27 | Устройство дл защиты от ошибок |
Publications (1)
Publication Number | Publication Date |
---|---|
SU517174A1 true SU517174A1 (ru) | 1976-06-05 |
Family
ID=20604785
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU2088237A SU517174A1 (ru) | 1974-12-27 | 1974-12-27 | Устройство дл защиты от ошибок |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU517174A1 (ru) |
-
1974
- 1974-12-27 SU SU2088237A patent/SU517174A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4903299A (en) | ID protected memory with a maskable ID template | |
SU517174A1 (ru) | Устройство дл защиты от ошибок | |
SU640299A1 (ru) | Устройство дл передачи дискретной информации | |
SU1751818A1 (ru) | Запоминающее устройство с контролем цепей коррекции ошибок | |
SU649152A1 (ru) | Устройство анализа кодовых комбинаций | |
SU781873A2 (ru) | Устройство дл регистрации и передачи информации | |
SU1647572A1 (ru) | Устройство дл контрол последовательного кода | |
SU1522220A1 (ru) | Устройство дл сопр жени источника и приемника информации | |
SU364015A1 (ru) | Декодирующее устройство системы передачи дискретных сообщений с рещающей обр.4тной | |
SU930335A2 (ru) | Устройство дл предотвращени ошибок в системах передачи данных | |
SU507895A1 (ru) | Устройство дл контрол буферного накопител в системе передачи данных по каналам св зи с безадресным переспросом | |
SU377759A1 (ru) | УСТРОЙСТВО дл СБОРА ИНФОРМАЦИИ от ДИСКРЕТНЫХ ДАТЧИков | |
SU1288706A1 (ru) | Устройство дл сопр жени ЭВМ с каналами св зи | |
SU189621A1 (ru) | Запоминающее устройство цифровой вычислительной машины с блоком контроля | |
SU1249520A1 (ru) | Устройство дл контрол передачи информации | |
SU1571602A2 (ru) | Устройство дл сопр жени вычислительной машины с каналами св зи | |
SU720507A1 (ru) | Буферное запоминающее устройство | |
SU1481828A1 (ru) | Устройство дл передачи и приема телеметрической информации | |
SU395995A1 (ru) | Устройство передачи телеметрической информации | |
SU368605A1 (ru) | Цифровое вычислительное устройство | |
SU1075312A1 (ru) | Запоминающее устройство с коррекцией ошибок | |
SU557403A1 (ru) | Устройство дл передачи и приема дискретных сигналов | |
SU1649614A1 (ru) | Запоминающее устройство с самоконтролем | |
SU1587518A1 (ru) | Устройство дл сопр жени процессора с группой блоков пам ти | |
SU363093A1 (ru) | ВСЕСОЮЗНАЯ г;т:нт1;а-тош"'ЕекА 1 |