SU189621A1 - Запоминающее устройство цифровой вычислительной машины с блоком контроля - Google Patents

Description

Известны запоминающие устройства (ЗУ) цифровой вычислительной машины с блоками контрол , содержащие оперативные накопители , адресные устройства, узлы св зи, узлы записи , воспроизведени , приема и выдачи кодов , узлы местного управлени , регистр числа и блоки контрол .

Предложенное устройство отличаетс  от известных тем, что в нем блок контрол  содержит схему автономного управлени , схему обнаружени  ошибок, дополнительный регистр числа и схему передачи. Входы схемы передачи подключены к выходам узла воспроизведени  и пр мым выходам регистра числа запоминаюидего устройства. Входы дополнительного регистра числа соединены с выходами схемы передачи, выхо/чы дополнительного регистра подсоединены к схеме обнаружени  ощибок, выход которой нодключен к схеме автономного унравлени . Схема автономного управлени  соединена с узлом местного унравлени , схемой норедачн и дополнительным регистром . Это позвол ет сократить врем  обнарул ;ени  и онределени  места неисправности в нроцессе работы машины.

си 3, узел воспроизведени  4, узел приема и выдачи кодов 5, регистр числа ЗУ 6, узел св зи ЗУ с адресной магистралью 7, узел местного управлени  ЗУ 8, схему передачи чисел

9, дополнительный регистр числа W, схему обнаружени  ошибок 11, схему автономного управлени  12, адресную магистраль 13, числовую магистраль 14, сигнальную магистраль /5, клемму «начало контрол  16, клемму «конец контрол  17.

Работа онисываемого устройства основана на методе двукратного обращени  к каждой  чейке нам ти с операцией поразр дного инвертировани  считываемых кодов в те интервалы времени, когда ЗУ не загружено реализацией основной программы.

В такие момепты времени запоминающее устройство переводитс  в режим контрол . Командой на клемму 16 блокируютс  св зи

ЗУ с другими устройствами машины и производитс  нереход на управление от схемы автономного управлени  12. При этом постунающне в нроцессе работы ЗУ адресна  и управл юща  информации имитируютс  схемой

автономного управлени . В качестве контрольной информации используютс  хранимые в ЗУ кодЕл чисел и команд. зультата первого обращени  к  чейке пам ти (схема передачи 9 и дополнительный регистр 10). Так как в режиме контрол  провер етс  состо ние оборудовани , а не вычислительный процесс, то задачей проверки  вл етс  обнаружение систематической ошибки. Чтобы вы вить систематическую ошибку иад считываемой информацией в каждом из обращений к  чейке пам ти выполн етс  операци  поразр дной инверсии в основном канале. При нервом обращении считываема  информаци  направл етс  но двум каналам: основному (цепь 4-6) и дополнительному (цепь 4-9- 10). В основном канале считанный код поразр дно инвертируетс  и восстанавливаетс  в выбранную  чейку пам ти. В дополнительном канале информаци  запоминаетс  без преобразований и хранитс  в течение двух тактов работы ЗУ по данному адресу дл  сравнени  с результатом, полученным в основном канале . При втором обращении в данную  чейку считываетс  поразр дна  инверси  исходного кода, над которым вторично выполн етс  операци  поразр дпого инвертировани  в основном канале. В результате двукратного преобразовани  информации содержимое основного и дополнительного каналов будет различатьс  на величину ощибки и совпадать при исправном оборудовании. Используемый в предложенном устройстве способ контрол  с двукратным примепением операции поразр дного инвертировани  исходного кода позвол ет обнаруживать ощибки любой кратности. Рассмотрим пример одиночной систематической ощибки. Пусть при первом обращении к некоторой  чейке было получено число: Л, а„2« + а„ 12 -1-|-. . . a, . . .+ + Gi2i + ao2J Оно передаетс  по двум каналам, в одном из которых оно преобразуетс  (поразр дно инвертируетс ) и в виде Л + а„2« + a.-i2«- + . . . -f + - - + + Ci2 -j- ao2 записываетс  в исходную  чейку. При втором считывании это число повторно инвертируетс . Если при первом считывании числа А в -ом разр де произощел сбой, который в дальнейщем принимает систематический характер, то в дополнительном канале число будет иметь вид: «„ i2«-i+ . . .+а,2. + al2 -fao2 Это число будет записано в исходную  чейку и считано второй раз только в основной канал. Наличие систематической ощибки в том же -ом разр де оп ть изменит код числа, который запищетс  как: Л; а„2« + a« i2-i + . . . а,2 -f . . . + . . . ai2i -f ао2в Далее происходит сравнение кодов Л/ и Ль которое и вы вл ет наличие ощибки в й-ом разр де, так как информаци  в этом разр де в обоих числах различна. Результаты сравнени  используютс  дл  оценки работающей части оборудовани  в данном такте. Систематическа  ощибка любой кратности фиксируетс  в дополнительном канале схемой обнаружени  ощибок 11 с указанием неисправного разр да (разр дов) и адреса  чейки. Информаци  об отказе используетс  дл  останова мащины с целью локализации неисправности. При поступлении от основной программы запроса в ЗУ, имеющего высщий приоритет по отношению к контрольному режиму работы ЗУ, сигналом на клемму 17 осуществл етс  обратное переключение, т. е. блокируетс  св зь местного блока с ЗУ и подключаетс  ЗУ через магистрали 13, 14, 15 к другим устройствам мащины. Место разрыва контрольного режима запоминаетс  дл  продолжени  проверки исправности оборудовани , когда ЗУ будет свободно от работы по основной программе. Таким образом, контрольный режим работы ЗУ не вли ет на работу устройства в составе мащины при выполнении основной программы , за исключением случа , когда вырабатываетс  сигнал «отказ, требующий останова мащины. Предмет изобретени  Запоминающее устройство цифровой вычислительной мащипы с блоком контрол , содержащее оперативный накопитель, адресные устройства , узлы св зи, узлы записи, воспроизведени , приема и выдачи кодов, узлы местпого управлени , регистр числа и блок контрол , отличающеес  тем, что, с целью сокращени  времени обнаружени  и определени  места иеисправности в процессе работы мащины , блок контрол  содержит схему автономного управлепи , схему обнаружени  ошибок, дополнительный регистр числа и схему переачи , причем входы схемы передачи подключены к выходам узла воспроизведени  и пр мым выходам регистра числа запоминающего стройства, входы дополнительного регистра числа соединены с выходами схемы передачи, ыходы дополнительного регистра подсоединены к схеме обнаружени  ошибок, выход коорой подключен к схеме автономного управени , а схема автономного управлепи  соеинена с узлом местного управлени , схемой