KR900019364A - 적분기 회로 - Google Patents

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KR900019364A
KR900019364A KR1019900006596A KR900006596A KR900019364A KR 900019364 A KR900019364 A KR 900019364A KR 1019900006596 A KR1019900006596 A KR 1019900006596A KR 900006596 A KR900006596 A KR 900006596A KR 900019364 A KR900019364 A KR 900019364A
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South Korea
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current
memory cell
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current memory
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KR1019900006596A
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Inventor
크레이그 맥베쓰 이안
Original Assignee
프레데릭 얀 스미트
엔. 브이. 필립스 글로아이람펜파브리켄
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06G—ANALOGUE COMPUTERS
    • G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
    • G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
    • G06G7/18—Arrangements for performing computing operations, e.g. operational amplifiers for integration or differentiation; for forming integrals
    • G06G7/184—Arrangements for performing computing operations, e.g. operational amplifiers for integration or differentiation; for forming integrals using capacitive elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
    • G11C27/02—Sample-and-hold arrangements
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    • G11C27/028—Current mode circuits, e.g. switched current memories

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Abstract

내용 없음

Description

적분기 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에서 기술된 적분 회로에서 스위치를 동작하기 위해 사용된 클럭 파형을 도시한 타이밍도, 제3도는 본 발명에 따른 적분 회로의 제1실시예에 대한 회로도.

Claims (11)

  1. 입력 신호를 수신하기 위한 입력 수단과, 적분화된 입력 신호를 출력 신호로서 발생하기 위한 출력 수단과, 선행하는 샘플링 주기 또는 이것의 제2부분동안 입력에 인가된 것과 관련된 전류를 각 샘플링 주기의 제1부분동안 출력에서 발생하기 위한 전류 메모리 셀과, 적분회로의 출력 수단에 전류 메모리 셀의 출력을 결합하기 위한 수단, 그리고 각 샘플링 주기의 제2부분 동안 전류 메모리 셀의 입력에 피드백 신호를 인가하기 위한 피드백수단을 구비하는 샘플된 아날로그 전류의 형태에서, 입력신호를 적분하기 위한 적분 회로에 있어서, 상기 피드백수단은 전류 메모리셀에 인가된 신호 전류를 각 샘플링 주기의 제1부분 동안 결정하기 위한 결정 수단과, 각 샘플링 주기의 제2부분 동안 전류 메모리 셀의 입력으로 결정된 전류에 의존하는 피드백 전류를 인가하기 위한 수단을 구비하는 것을 특징으로 하는 적분 회로.
  2. 제1항에 있어서, 상기 결정 수단이 선행하는 샘플링 주기 또는 이것의 제2부분 동안 전류 메모리 셀의 입력에 인가된 전류와 동등한 각 샘플링 주기의 제1부분 동안 전류 메모리 셀의 입력에서 전류를 발생하기 위한 수단을 구비하는 적분 회로.
  3. 제2항에 있어서, 상기 전류 메모리 셀은 각 샘플링 주기의 제2부분 동안 단지 클로즈되고, 드레인과 게이트 전극 사이에 접속된 스위치를 갖는 전계효과 트랜지스터를 구비하는 적분 회로.
  4. 제3항에 있어서, 추가적인 캐패시터가 트랜지스터의 게이트 및 소오스 전극 사이에 접속된 적분 회로.
  5. 선행항중의 어떤 한 항에 있어서, 적분 회로의 출력 수단에 전류 메모리 셀의 출력을 결합하기 위한 수단이 또 하나의 전류 메모리 셀을 구비하는 적분 회로.
  6. 제5항에 있어서, 피드백 전류를 인가하기 위한 수단은 각 샘플링 주기의 제2부분 동안 제1전류 메모리 셀의 입력에 제2전류 메모리 셀의 출력을 결합하기 위한 수단을 구비하는 적분 회로.
  7. 제6항에 있어서, 제3전류 메모리 셀의 입력이 제1전류 메모리 셀의 입력에 결합되고, 제3전류 메모리 셀이 각 샘플링 주기의 제1부분 동안 제1전류 메모리 셀의 입력에서 발생된 전류와 제2전류 메모리 셀의 출력에서 발생된 전류 사이의 차를 수신하고, 각 샘플링 주기의 제2주기 동안 제1전류 메모리 셀의 입력에 상기 전류를 인가하는 적분 회로.
  8. 제7항에 있어서, 상기 제2전류 메모리 셀이 각 샘플링 주기의 제1부분 동안 제1출력에서 전류의 스케일된 버션(scaled version)전류를 인가하는 또하나의 출력을 갖는 적분 회로.
  9. 선행항중의 어떤 한 항에 있어서, 양방향 입력 전류가 적분화될 수 있고 양방향 출력 전류가 발생되도록 상기 입력 신호에 바이어스 전류를 가산하기 위한 수단과, 피드백 및 출력 신호로부터 적절히 측정된 바이어스 전류를 감산하기 위한 수단을 구비하는 적분 회로.
  10. 선행항중의 어떤 한 항에 있어서, 신호 전류가 한극의 전계 효과 트랜지스터에 의해 단지 전도되는 적분 회로.
  11. 제10항에 있어서, 신호 전류가 n-채널 전계 효과 트랜지스터에 의해 단지 전도되는 적분 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019900006596A 1989-05-10 1990-05-10 적분기 회로 KR900019364A (ko)

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GB8910756A GB2231424A (en) 1989-05-10 1989-05-10 Integrator circuit
GB8910756.9 1989-05-10

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KR900019364A true KR900019364A (ko) 1990-12-24

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ID=10656521

Family Applications (1)

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KR1019900006596A KR900019364A (ko) 1989-05-10 1990-05-10 적분기 회로

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EP (1) EP0397253A1 (ko)
JP (1) JPH034383A (ko)
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US5023489A (en) 1991-06-11
GB2231424A (en) 1990-11-14
GB8910756D0 (en) 1989-06-28
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