JPH034383A - 積分回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、入力信号をサンプル化アナログ電流の形態で
積分する積分回路であって、入力信号を受信する入力手
段と、積分した入力信号を出力信号として発生する出力
手段と、各サンプリング周期の第１部分の期間中、該サ
ンプリング周期、又は以前のサンプリング周期の第２部
分の期間中に入力端子に供給された電流に関連する電流
を出力端子に発生する電流メモリセルと、該電流メモリ
セルの出力端子を前記積分回路の出力手段に結合させる
結合手段と、各サンプリング周期の第２部分の期間中前
記電流メモリセルの入力端子に帰還信号を供給する帰還
手段とを具えている積分回路に関するものである。

〔従来の技術〕

上述した種類の積分回路は、１９８９年２月に開催され
た［第１７回電気技術者学会Ｊ　（Ｔｈｅ　Ｉｎ５ｔｉ
ｔｕｔｉｏｎｏｆ　Ｅｌｅｃｔｒｉｃａｌ　Ｅｎｇｉｎ
ｅｒｓ　ｏｎ　１７ｔｈ）に提出されたジエー・ビー・
ヒュース（Ｊ、Ｂ、　Ｈｕｇｈｅｓ）　、エヌ・シー・
バード（Ｎ、Ｃ，Ｂｉｒｄ）及びアイ・シー・マクベス
（１，Ｃ，Ｍａｃｂｅｔｈ）による論文″５ｗ１ｔｃｈ
ｅｄ　Ｃｕｒｒｅｎｔｓ　−Ａ　Ｎｅｗ　Ｔｅｃｈｎｉ
ｑｕｅ　ｆｏｒ　Ａｎａｌｏｇｕｅ　Ｓａｍｐｌｅｄ−
Ｄａｔａ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｉｎｇ”に発
表されている。

第１図は冒頭にて述べたような積分回路を示し、又第２
図は第１図の回路におけるスイッチを作動させるのに用
いるクロック波形を示している。

第１図に示した積分回路は電流源２とｎチャネル電界効
果トランジスタＴｌのドレイン電極との接続点に接続す
る入力端子ｌを有している。電流源２の他端は正の電源
ライン３に接続し、トランジスタＴＩのソース電極は負
の電源ライン４に接続する。トランジスタＴ１のドレイ
ン電極は、そのゲート電極とスイッチＳ１の一端とに接
続する。スイッチＳｌの他端はコンデンサＣ１とｎチャ
ネル電界効果トランジスタＴ２のゲート電極との接続点
に接続する。トランジスタＴ２のソース電極及びコンデ
ンサＣＩの他端は負の電源ライン４に接続する。トラン
ジスタＴ２のドレイン電極はｐチャネル電界効果トラン
ジスタＴ３のドレイン電極に接続し、トランジスタＴ３
のソース電極は正の電源ライン３に接続する。トランジ
スタＴ３のドレイン電極はそのゲート電極とスイッチＳ
２の一端とに接続する。スイッーチＳ２の他端はｐチャ
ネル電界効果トランジスタＴ４のゲート電極とコンデン
サＣ２との接続点に接続する。

トランジスタＴ４のソース電極及びコンデンサＣ２の他
端は正の電源ライン３に接続する。トランジスタＴ４の
ゲート電極はｐチャネルに電界効果トランジスタＴ６の
ゲート電極にも接続し、このトランジスタＴ６のソース
電極を正の電源ライン３に接続する。トランジスタＴ４
のドレイン電極はｎチャネル電界効果トランジスタＴ７
のドレイン電極に接続し、トランジスタＴ７のソース電
極は負の電源ライン４に接続する。トランジスタＴ７の
ドレイン電極は帰還ライン１０を介してトランジスタＴ
Ｉのドレイン電極にも接続する。電流源９を正の電源ラ
イン３とｎチャネル電界効果トランジスタＴＩＯのドレ
イン電極との間に接続し、トランジスタＴＩＯのソース
電極は負の電源ライン４に接続する。トランジスタＴＩ
Ｏのドレイン電極は、そのゲート電極と、トランジスタ
Ｔ７のゲート電極と、ｎチャネル電界効果トランジスタ
Ｔ９のゲート電極とに接続する。トランジスタＴ９のソ
ース電極は負の電源ライン４に接続すると共に、そのド
レイン電極はトランジスタＴ６のドレイン電極と出力端
子７とに接続する。

第１図に示す回路は次のように作動する。入力端子ｌに
供給される電流ｉはサンプル化電流であり、これは各サ
ンプリング周期中はほぼ一定であるが、順次のサンプリ
ング周期にて値が変化して連続アナログ信号のようにな
って取出される。トランジスタＴ４とＩ７によりそれぞ
れ発生される電流の差である帰還電流ｉｔは帰還路１０
に発生し、又トランジスタＴ６とＩ９によりそれぞれ発
生される電流の差である出力電流ｉ、は出力端子７に発
生する。

電流源２及び９は、いずれもバイアス電流ｊを発生する
。トランジスタＴ３．　Ｉ４及びＩ６により伝導される
電流比はｌ：Ｂ：Ａとなり、又トランジスタＴＩＯ，Ｉ
９及びＩ７により伝導される電流比はｌ：Ａ：Ｂとなる
ように構成する。スイッチＳｌは各サンプリング周期の
一部の期間φの間は閉じ、又スイッチＳ２は各サンプリ
ング周期の非重畳部分の期間φの開閉じるようにする。

サンプリング周期（ｎ−１）（第２図参照）の内の１の
期間中には電流ｉ　（ｎ−１）が入力端子１に供給され
、この電流は電流源２によって発生されるバイアス電流
ｊとラインＩＯにおける帰還電流１１と相俟って第１メ
モリセルの入力端子に供給される。この結果、トランジ
スタＴ２により次式にて表わされる電流Ｉ２が発生する
。

１２＝ｉ（ｎ−１）＋　ｊ　＋ｉｒ ここに、ｘｒ＝ｘａ（ｎ−１）　Ｂ／Ａであり、従って
Ｉ２は次式の如（表わされる。即ち、 １２＝　１（ｎ−１）＋　ｊ　　＋　ｉ、（ｎ−１）　
　Ｂ／Ａサンプリング周期ｎのφ部分の期間中にはスイ
ッチＳ１が開くが、電流■２の値はコンデンサＣ１の電
荷によって以前の値に維持される。従って、電流Ｉ２＝
　１（ｎ−１）＋　ｊ　＋　ｉ、（ｎ−１）Ｂ／Ａが第
２メモリセルの入力端子に供給され、スイッチＳ２が閉
じると、電流■４がトランジスタＴ４により発生し、又
電流■６がトランジスタＴ６により発生する。電流■４
はＢ１２に等しく、又電流■６はＡ１２に等しい。従っ
て、サンプリング周期ｎの期間中の電流Ｉ６は次式によ
って表わされる。

１ｓ（ｎ）＝Ａ［１（ｎ−１）＋　ｊ　＋　１ｏ（ｎ−
１）　Ｂ／ＡＩ電流１ｏ（ｎ）はＩ５（ｎ）　　ＡＪに
よって与えられる。

従って、 １ｏ（ｎ）＝Ａ　１（ｎ−１）＋Ａｊ＋Ａ　１ｏ（ｎ−
１）　Ｂ／Ａ−Ａｊ＝Ａ　１（ｒｒｌ）＋Ｂ　１ｏ（ｎ
−１）Ｚ領域（ドメイン）への変換をすると、１ｏ（ｚ
）＝Ａ　１（ｚ）ｚ−’＋Ｂ　１ｏ（ｚ）ｚ−’となり
、このために次式が成立する。

により説明する。順方向オイラー変換 ■ Ｚ　” Ｌ 従って、Ｂ＝ｌはａ＝Ｏに相当し、これは無損失積分で
ある。第１図に示した積分器は、入力端子ｌをトランジ
スタＴｌのドレイン電極に接続する代わりにトランジス
タＴ２のドレイン電極に接続することにより逆方向オイ
ラー変換に従って積分処理をすべく変更することができ
る。

（発明が解決しようとする課題） 特願昭６３−２５７０４号明細書（特開平１−１９６９
１１号公報）の第２０図に記載されたこの積分回路には
種々の欠点がある。この積分回路は、適宜に作動させる
際、前のサンプリング周期におけるトランジスタＴ１の
ドレイン電極に供給される電流の正しいレプリカである
帰還電流ｉ、（バイアス電流ｊで相殺）に依存するよう
になる。しかし、この帰還電流の精度は多数のファクタ
によって損なわれるようになる。即ち、先ず第１に、帰
還ループの利得が１以上となる場合にはシステムが不安
定となる。逆に利得が１以下となる場合には積分器は損
失が大きくなり、従ってインバータは、カットオフ周波
数がクロック周波数よりも著しく低くなる場合に利得が
僅かに変化してもそのカットオフ周波数が高感度となる
ような１次の低域通過フィルタとなる。従って帰還ルー
プの利得はトランジスタＴＩ及び１２間の整合及びトラ
ンジスタＴ３及び１４間の整合によって直接決まるよう
になる。第２に、スイッチＳ１及びＳ２によって、信号
を歪ませると共に積分器に蓄積されてその出力側に直流
オフセットを生ぜしめるクロックフィードスルーを導入
するようになる。第３に、電流メモリセルの各々には、
ダイオード接続されたトランジスタの１／ｇｍと、スイ
ッチの“オン抵抗値”と、出力トランジスタのゲート容
量（及び所望に応じ追加のコンデンサ）とにより設定さ
れた時定数が存在する。この時定数により非直線性電圧
領域で信号をフィルタ処理するため、信号歪みを生じる
ようになる。更に、この時定数と、サンプルされた信号
の周波数により決まる遅延によって単位遅延ｚ−１の実
効値を変化し、これによりフィルタ特性を劣化するよう
になる。

本発明は、これら欠点の１つ以上による影響を除去する
ようにした積分回路を提供することをその目的とする。

（課題を解決するための手段） 本発明は入力信号をサンプル化アナログ電流の形態で積
分する積分回路であって、入力信号を受信する入力手段
と、積分した入力信号を出力信号として発生する出力手
段と、各サンプリング周期の第１部分の期間中、該サン
プリング周期、又は以前のサンプリング周期の第２部分
の期間中に入力端子に供給された電流に関連する電流を
出力端子に発生する電流メモリセルと、該電流メモリセ
ルの出力端子を前記積分回路の出力手段に結合させる結
合手段と、各サンプリング周期の第２部分の期間中前記
電流メモリセルの入力端子に帰還信号を供給する帰還手
段とを具えている積分回路において前記帰還手段が、各
サンプリング周期の第１部分の期間中に前記電流メモリ
セルに供給される信号電流を決定する電流決定手段と、
これにより決定された電流に応じた帰還電流を各サンプ
リング周期の第２部分の期間中前記電流メモリセルの入
力端子に供給する帰還電流供給手段とを具えていること
を特徴とする。

本発明は、遅延された帰還信号電流を、電流ミラー即ち
電流メモリ回路の装置整合に依存せしめるよりも既知の
値に依存せしめて正しい値の帰還電流を生ぜしめるよう
にすると云う事実に基づくものである。これがため、装
置の不整合に対してスイッチング電流技術を用いて製造
されたＱ値の高い積分器の感度を減少せしめる装置整合
に対し帰還信号の大きさを不感応とすることができる。

前記電流メモリセルが電界効果トランジスタを具え、該
トランジスタのドレインとゲート電極との間にスイッチ
を接続し、該スイッチを各サンプリング周期の第２部分
の期間中だけ閉じるようにする。

又、前記トランジスタのゲートとソース電極との間に追
加のコンデンサを接続する。

電流メモリセルをかように構成することにより、スイッ
チが解放すると、トランジスタは、スイッチが閉成され
た際にこれに供給される場合と同一の電流を発生させる
電流源として作用する。同一規格のトランジスタを用い
るため、装置の不整合はな（なり、従ってサンプリング
周期の第１期間中に発生した電流は、（スイッチからの
クロックフィードスルー又はコンデンサ或いはゲート／
ソース容量からの電荷の漏洩を無視する場合）サンプリ
ング周期の前の第２期間中に供給された電流に等しくな
る。

前記電流メモリセルの出力端子を前記積分回路の出力手
段に結合させる結合手段が別の第２電流メモリセルを具
えることができる。

これがため、各サンプリング周期内に出力が有効となる
時間を決めることのできる有利な配置を提供することが
できる。

前記帰還電流供給手段が、各サンプリング周期の第２部
分の期間中前記第２電流メモリセルの出力端子を第１電
流メモリセルの入力端子に結合させる手段を具えること
ができる。

正しい電流比を選定する場合には、第２電流メモリセル
の出力を帰還信号に対しほぼ正しい値とし、従って確実
な帰還信号を提供することができる。

前記第１電流メモリセルの入力端子に第３電流メモリセ
ルの入力端子を結合させ、該第３電流メモリセルが各サ
ンプリング周期の第１部分の期間中前記第１電流メモリ
セルの入力端子に発生した電流と、前記第２電流メモリ
セルの出力端子に発生した電流との差電流を受電し、こ
の差電流を各サンプリング周期の第２部分の期間中前記
第１電流メモリセルの入力端子に供給するようにする。

これがため、第３電流メモリセルによって帰還路の第２
電流メモリセルの出力を補正し、従って装置の不整合が
存在する場合でも正しい帰還信号を供給することができ
る。

前記第２電流メモリセルが別の第２出力端子も有し、該
第２出力端子が各サンプリング周期間の第１部分の期間
中、第１出力端子における電流の所定比率の電流を供給
し、この電流を前記第３電流メモリセルの入力端子に供
給するようにする。

これがため損失の大きな積分器を形成することができる
。その理由は第３電流メモリセルに°より帰還信号を過
剰に補正して（他の出力のスケーリングファクタに依存
し）出力電流の１部分のみを入力側に帰還し得るように
なるからである。

前記人力信号にバイアス電流を加える手段及び前記帰還
及び出力信号から適当な比率のバイアス電流を差引（手
段も設けて、双方向入力電流を積分し、且つ双方向出力
電流を発生し得るようにする。

これがため、単方向電流のみをモジュール内で処理して
電流メモリ及び電流ミラー回路の入力ダイオードを逆バ
イアスしないようにして双方向入出力電流を受けて発生
するスイッチド電流システム内で自己保持モジュールと
して積分器を形成することができる。

積分回路は、単極性の電界効果トランジスタによっての
み信号電流を導通せしめるように構成することができ、
且つ、ｎチャネル電界効果トランジスタのみが信号電流
を流すように構成することができる。

これがため、特願平１−３２０．３７５号明細書に記載
したように所定電流特性に対し、低い供給電圧を用いる
ことができる。

（実施例） 第３図は本発明積分回路の第１例を示す。この積分回路
の入力端子３０をスイッチＳ３０を経て電流源３１の一
端とｎチャネル電界効果トランジスタＴ３１のドレイン
電極との接続点に接続する。この電流源３１の他端を正
の電源ライン３２に接続し、電界効果トランジスタＴ３
１のソース電極を負の電源ライン３３に接続する。又、
トランジスタＴ３１のドレイン電極をスイッチＳ３１を
経てそのゲート電極に接続すると共にコンデンサＣ３１
の一端に接続し、更にｎチャネル電界効果トランジスタ
Ｔ３２のゲート電極にも接続する。コンデンサＣ３１の
他端を負の電源ライン３３に接続する。トランジスタＴ
３２のドレイン電極をｐチャネル電界効果トランジスタ
Ｔ３３のドレイン電極に接続し、このトランジスタＴａ
２のソース電極を正の電源ライン３２に接続する。

トランジスタＴ３３のドレイン電極をそのゲート電極に
接続すると共にスイッチ３３２の一端に接続し、スイッ
チＳ３２の他端をコンデンサＣ３２と２個のｐチャネル
電界効果トランジスタＴ３４及びＴａ２のゲート電極と
の接続点に接続する。トランジスタＴ３４及びＴａ２の
他端を正の電源ライン３２に接続する。トランジスタＴ
３４のドレイン電極をトランジスタＴ３１のドレイン電
極に接続すると共にｎチャネル電界効果トランジスタ７
３６のドレイン電極に接続する。トランジスタＴ３６の
ドレイン電極をスイッチＳ３３を経てそのゲート電極に
接続すると共にコンデンサＣ３３の一端に接続する。ト
ランジスタＴ３２及び７３６のソース電極並びにコンデ
ンサＣ３３の他端を負の電源ライン３３に接続する。ト
ランジスタＴ３４のドレイン電極を出力端子３４に接続
すると共に電流源３５を経て負の電源ライン３３に接続
する。コンデンサＣ３１，Ｃ３２及びＣ３３はそれぞれ
トランジスタＴ３２．　Ｔａ２及びＴａ２のゲート／ソ
ースキャパシタンスによって形成するか、又は追加のコ
ンデンサとすることができる。電流源３１は電流ｊを発
生すると共に電流源３５は電流Ａ−ｊを発生するように
構成する。スイッチＳ３０及びＳ３１は各サンプリング
周期の期間φ中閉成するが、スイッチＳ３２及びＳ３３
は各サンプリング周期の期間φ中閉成するように構成す
る（第２図参照）。

本発明積分回路の作動は次の通りである。サンプリング
周期（ｎ−１）の期間ｆ中電流１（ｎ−１）を入力端子
３０に供給し、従ってｊ＋１（ｎ−１）＋ｉｒ　（ｎ−
１）に等しい電流Ｌ（ロー１）がトランジスタＴ３１及
びＴａ２、コンデンサＣ３１並びにスイッチＳ３１によ
り形成された第１電流メモリセルに供給されるようにな
る。

期間ｉの終了時にスイッチＳ３０及びＳ３１が開放して
トランジスタＴ３１が電流１．（ｎ−１）を通す電流源
となると共にトランジスタＴ３２にも１．（ｎ−１）に
等しい電流が流れるようになる。サンプリグ周期ｎの期
間φ中スイッチ３３２及びＳ３３が閉成してトランジス
タＴ３４にｊ＋ｉ（ｎ　−１）＋ｉ＋　（ｎ−１）に等
しい電流Ｉｂ（ｎ）が流れるようになる。このトランジ
スタＴ３４はトランジスタＴ３３、スイッチＳ３２及び
コンデンサＣ３２と相俟って第２電流メモリセルを構成
する。

しかし、実際には電流１ｂは、トランジスタＴ３１及び
びＴａ２間並びにトランジスタＴ３３及び７３４間′の
各不整合と、スイッチＳ３１及びＳ３２のクロックフィ
ードスルー効果とにより、電流１．に正確に等しくなら
ない。両トランジスタＴ３１及びＴａ２は電流源として
作用するため、電流１．（ｎ−１）及びＩ　ｂ　（ｎ）
の差電流と電流ｉとの和の電流が電流Ｌ（ｎ）＝　Ｉｎ
（ｎ−１）−Ｉｂ（ロ）＋ｉとしてトランジスタＴ３６
に流れるようになる。このトランジスタＴ３６はスイッ
チＳ３３及びコンデンサＣ３３と相俟ってエラー電流１
ｃ（ｎ）を記憶する第３電流メモリセルとして作用する
。

サンプリング周期ｎの期間φ中電流１（ｎ）が入力端子
３０に供給され、従って帰還電流ｉｒ　（ｎ）は■１（
ｎ−１）＝Ｔｂ（ｎ）−１ｃ（ｎ）に等しくなる。これ
がため、帰還電流ｉ＋　（ｎ）は所望値に極めて近似し
、トランジスタＴ３１及びＴａ２間並びにトランジスタ
Ｔ３３及び７３４間の整合に依存しなくなる。又、スイ
ッチＳ３１及び３３２によるクロックフィールドスルー
効果は打消されるようになるが、第１図のスイッチＳｔ
及びＳ２によるクロックフィードスルー効果は蓄積され
るようになる。帰還信号ｉｔの精度は原理的には電流Ｉ
ｃがトランジスタＴ３６により保持され得る精度に依存
し、電流源３３１及び３３５間の不整合は積分されなく
なる。その理由は、電流源３１の影響による第２電流メ
モリセルの出力に存在するバイアス電流が、電流源３１
から取出された第３電流メモリセルの出力のバイアス電
流成分によって打消されるようになる。これがため、電
流源３１及び３５間の不整合によってオフセットエラ＝
を発生しても、このエラーは、第１図の積分回路の場合
のように積分されることはない。

第４図は、本発明による損失性積分器を示す回路図であ
る。この積分器の入力端子４ＩはスイッチＳ４１を経て
電流源４２の一端とｎチャネル電界効果トランジスタＴ
４１のドレイン電極との接続点に接続されている。電流
源４２の他端は正の電源ライン４３に接続され、トラン
ジスタＴ４１のソース電極は負の電源ライン４４に接続
されている。トランジスタＴ４１のドレイン電極はスイ
ッチＳ４２を経てそのゲート電極及びｎチャネル電界効
果トランジスタＴ４２のゲート電極に接続されている。

トランジスタＴ４２のゲート電極と負の電源ライン４４
との間′にはコンデンサＣ４２が接続されている。トラ
ンジスタＴ４２のドレイン電極はｐチャネル電界効果ト
ランジスタＴ４３のドレイン電極に接続され、そのソー
ス電極は正の電源ライン４３に接続されている。

トランジスタＴ４３のドレイン電極はそのゲート電極及
びスイッチ３４３の一端に接続され、スイッチ３４３の
他端は他の３つのｐチャネル電界効果トランジスタＴ４
４．　Ｔ４５及びＴ４７のゲート電極に接続されている
。トランジスタＴ４１のゲート電極と正の電源ライン４
３との間にはコンデンサＣ４３が接続されている。トラ
ンジスタＴ４４のドレイン電極はトランジスタＴ４１の
ドレイン電極及びｎチャネル電界効果トランジスタ７４
６のドレイン電極に接続されている。トランジスタＴ４
６のドレイン電極はスイッチＳ４４を経てそのゲート電
極に接続され、そのゲート及びソース電極間にコンデン
サＣ４４が接続されている。トランジスタＴ４２及びＴ
２Ｏのソース電極は負の電源ライン４４に接続されてい
る。トランジスタＴ４４のドレイン電極はスイッチＳ４
５を経てトランジスタＴ４５のドレイン電極と電流源４
５の一端との接続点に接続され、この電流源４５の他端
は負の電源ライン４４に接続されている。トランジスタ
Ｔ４７のドレイン電極は出力端子４７に接続され且つ電
流源４６を経て負の電源ライン４４に接続されている。

トランジスタＴ４４．　Ｔ４５及びＴ４７のソース電極
は正の電源ライン４３に接続されている。

トランジスタＴ４１及びＴ４２はゲート幅／長さの比が
同じとなり、これらトランジスタ間にｌ＝１の電流比が
存在するように構成する。同様に、トランジスタＴ４３
及びＴ４４もゲート幅／長さの比が同じとなるように構
成する。しかし、トランジスタＴ４５のゲート幅／長さ
の比はトランジスタＴ４３のゲート幅／長さの比の（１
−Ｂ）倍となるように構成し、トランジスタＴ４７のゲ
ート幅／長さの比はトランジスタＴ４３のゲート幅／長
さの比のＡ倍となるように構成する。電流源４２は電流
ｊを生じるように構成すると、電流源４５は電流（１−
Ｂ月を生じ、電流源４６は電流Ａｊを生じる。スイッチ
Ｓ４１及びＳ４２は各サンプリング周期の一部φ中閉成
され、スイッチＳ４３．　Ｓ４４及びＳ４５は各サンプ
リング周期の一部φ中閉成される。

この場合の動作原理は、各サンプリング周期のφ部分中
トランジスタＴ４５により追加の電流（１−Ｂ）ｊが生
ぜしめられ、この電流がスイッチＳ４５により第３電゛
流メモリセル（トランジスタＴ４６、スイッチＳ４４及
びコンデンサＣ４４）の入力端子に供給されるという点
を除いて第３図につき説明した理想的な積分器の動作原
理に類似している。この電流はサンプリング周期のφ部
分中はスイッチＳ４５が開放しているために抑止され、
従って帰還電流はＢ−１，となる。この電流Ｂ’ｌｒを
生ぜしめるためには、トランジスタＴ４３及び７４５間
を正しく整合させ、バイアス電流（１−Ｂ月を正しく除
去する必要がある。しかし、これらに誤差があると、フ
ァクターＢよりも通常著しく小さなファクター（１−Ｂ
）が影響を受ける。Ｂが１に近いと、第１図に示す方法
に対する主たる問題が生じる。

電流源４５及び４６は入力枝路（ブランチ）がトランジ
スタＴ４６より形成される電流ミラー回路或いは電流メ
モリ回路と置き換えることができる。出力枝路における
トランジスタは１：１−ＢＡＡの電流比を生じるような
寸法にする。このようにすることにより、帰還信号の上
述した補正によって補償されないトランジスタＴ４３．
　Ｔ４５及び７４７間の不整合誤差が減少するという利
点が得られる。その理由はこの場合、トランジスタ７４
６中の誤差電流が出力枝路に鏡像関係で流れるためであ
る。

第５図は、第４図に示す理想的な積分器の例に類似する
形態の本発明による一般化した損失圧積分器の第１実施
例を示しており、等価な素子には同じ符号を付した。第
５図に示す実施例は追加の入力端子４８を有し、この入
力端子は第１スイツチ３４８を経て電流源４２とトラン
ジスタＴ４１のドレイン電極との接続点に接続され、且
つ第２スイツチＳ４９を経てトランジスタＴ４２及びＴ
４３のドレイン電極の相互接続点に接続されている。

動作中は電流ｉが端子４１に供給され、一方電流ｉが端
子４８に供給される。スイッチＳ４１は信号ＦＢ・φ（
ＦＥは順方向オイラー変換を表わす）により閉じられ、
スイッチＳ４８及びＳ４９は信号ＢＥ・φ（ＢＥは逆方
向オイラー変換を表わす）により閉じられる。ＢＥ＝Ｆ
Ｅ＝１の場合、双一次積分器が形成される。サンプリン
グ周期（ｎ−１）の部分φ中、トランジスタＴ４１を流
れる電流１．は １、　＝　ｊ−ｉ（ｎ−１）＋ｉ　ｔ で与えられる。ここに、 である。従って、 １、　＝ｊ−ｉ（ｎ−１）　＋　　−１０（ｎ−１）で
ある。サンプリング周期ｎの部分φの期間中、電流ｉｆ
は ｉｒ　・Ｉｓ　−ｒｉ（ｎ）　＝ｉｏ（ｎ）／Ａで与え
られる。従って、 ｔｏ（ｎ）　　　　　　　　Ｂ ｊ−ｉ（ｎ−１）　＋　　　　１ｏ（ｎ−１）−ｊ−ｉ
（ｎ）Ａ　　　　　　　　　Ａ が得られ、従って、 従って、 ｉｏ　（ｚ）／Ａ　−＝ｉｏ　（ｚ）　ｚ　’　＝−ｊ
（ｚ）−ｉ（ｚ）ｚ−’従って、損失性双一次積分に対
する式 帰還信号り及び出力信号１０は各サンプリング周期の部
分φ中正しい値をとり、このサンプリング周期の残りの
間この値を保つ。従って、出力信号は積分回路の設定時
間の殆どに対し有効となる。

第６図は、第４図に示す理想的な積分器の例に類似する
形態の本発明による一般化した損失性積分器の第２実施
例を示し、この第６図においても等価な素子に同一符号
を付した。第６図に示す実施例は追加の入力端子４９を
有し、この入力端子はスイッチ３４７を経て電流源４２
とトランジスタＴ４１のドレイン電極との接続点に接続
されている。

動作中は電流ｉが入力端子４１に供給され、電流−１が
入力端子４９に供給される。スイッチＳ４１は信号ＦＢ
・φにより閉じられ、スイッチＳ４７は信号ＢＥ・φに
より閉じられる。ＢＥ＝ＦＢ＝１の場合、双一次積分器
が形成される。双一次積分器としての動作は以下の通り
である。サンプリング周期（ｎ−１）の部分φ中、出力
電流ｉ。（ｎ）は ｉｏ（ロ）　　＝　Ａ（１，−ｊ） で与えられる。ここに、■、はトランジスタＴ４１を流
れる電流である。また、 ｉｒ　　（ｎ−１）　＝（ｎ−１）　−１（ｎ−１）で
ある。サンプリング周期ｎの部分φ中、帰還電流１ｒ（
ｎ）は １、（ｎ）　：　ｊ−ｉ（ｎ）　＋　Ｌ（ｎ）□　ｊ−
ｉ（ｎ）　＋　−１ｏ（ｎ−１）−ｉ（ｎ−１）で与え
られる。サンプリング周期ｎの部分φ中は、出力電流１
０（ｎ）は １ｏ（ｎ）　□　Ａ［Ｉ−（ｎ）−３］＝　Ａ［−１（
ｎ）　＋　−１ｏ（ｎ−１）　−１（ｎ−１）］で与え
られる。従って、 １ｎ（ｎ）−Ｂｉｏ（ｎ−１）　”　−Ａ［１（ｎ）　
−１（ｎ−１）］となる。これを２領域に変換すると、 １ｏ（Ｚ）（１−Ｂｚ−’）　＝　−Ａｉ（Ｚｌ（１＋
ｚ−’）となり、損失性双一次積分器に対する式である
１ｏ（ｎ−１）　−１（ｎ−１） で与えられ、トランジスタＴ４１を流れる電流１、（ｎ
）は が得られる。

この場合、出力信号１０は各サンプリング周期のφ部分
まで有効にならずに、１つの差分入力のみが必要とされ
る。

第７図は、第６図につき説明した２つの相互接続された
積分器を用いた、完全に平衡化される損失性双一次積分
器を示す。この積分器は第１入力端子１４１を有し、こ
の入力端子はスイッチ５Ｉ４１を経て源流源１４２の一
端（この電流源の他端は正の電源ライン１４３に接続さ
れている）とｎチャネル電界効果トランジスタＴ１４１
のドレイン電極との接続点に接続され、且つスイッチ５
２４１を経て電流源２４２の一端（この電流源の他端は
正の電源ライン１４３に接続されている）とｎチャネル
電界効果トランジスタＴ２４１のドレイン電極との接続
点に接続されている。第２入力端子１４９はスイッチ５
１４９を経て電流源１４２とトランジスタＴ１４１のド
レイン電極との接続点に接続され、且つスイッチ５２４
９を経て電流源２４２とトランジスタＴ２４１のドレイ
ン電極との接続点に接続されている。トランジスタＴ１
４１のドレイン電極はイスッチ５１４２を経てそのゲー
ト電極及びｎチャネル電界効果トランジスタＴ１４２の
ゲート電極に接続されている。トランジスタＴ１４２の
ゲート及びソース電極間にはコンデンサＣｌ４２が接続
されている。トランジスタＴ１４２のドレイン電極はｎ
チャネル電界効果トランジスタＴ１４３のドレイン及び
ゲート電極に且つスイッチ５１４３の一端に接続され、
このスイッチの他端は他の４つのｎチャネル電界効果ト
ランジスタＴ１４４．　Ｔ１４５．　Ｔ１４７及びＴ１
５０のゲート電極に接続されている。トランジスタＴ１
４４のゲート及びソース電極間にはコンデンサＣ１４３
が接続されている。トランジスタＴ１４４のドレイン電
極はトランジスタＴｌ４１のドレイン電極と、ｎチャネ
ル電界効果トランジスタ７１４６のドレイン電極と、ス
イッチ５１４４の一端とに接続され、このスイッチの他
端はトランジスタＴ１４６のゲート電極に接続されてい
る。トランジスタＴ１４６のゲート及びソース電極間に
はコンデンサＣ１４４が接続されている。

トランジスタＴ１４５のドレイン電極をｎチャネル電界
効果トランジスタＴ１５２のドレイン電極に接続すると
共にスイッチ５１４５を経てトランジスタＴ１４６のド
レイン電極に接続する。トランジスタ１５０のドレイン
電極をｎチャネル電界効果トランジスタＴ１５１のドレ
イン及びゲート電極に接続すると共にトランジスタＴ１
４７のドレイン電極を出力端子１４７及びｎチャネル電
界効果トランジスタＴ１５３のドレイン電極に接続する
。トランジスタＴ１４１．　Ｔ１４２゜Ｔ１４６．　Ｔ
１５２．　Ｔ１５１及びＴ１５３のソース電極を負の電
源ライン１４４に接続すると共にトランジスタＴｌ４３
゜Ｔ１４４．　Ｔ１４５．　Ｔ１５０及びＴ１４７のソ
ース電極を正の電源ライン１４３に接続する。

トランジスタＴ２４１のドレイン電極をスイッチ５２４
２を経てそのゲート及びｎチャネル電界効果トランジス
タＴ２４２のゲート電極に接続する。キャパシタＣ２４
２をトランジスタＴ２４２のゲート及びソース電極間に
接続する。トランジスタＴ２４２のドレイン電極をｐチ
ャネル電界効果トランジスタのドレイン及びゲート電極
に接続すると共にス・イッチ５２４３を経て４個のｐチ
ャネルトランジスタＴ２４４．　Ｔ２４５゜Ｔ２５０及
びＴ２４７のゲート電極に接続する。キャパシタＣ２４
３をトランジスタＴ２４４のゲート及びソース電極間に
接続する。トランジスタＴ２４４のドレイン電極をトラ
ンジスタＴ２４６及びＴ２４１のドレイン電極に接続す
る。スイッチ５２４４をトランジスタＴ２４６のゲート
及びドレイン電極間に接続すると共に、キャパシタＣ２
４４をそのゲート及びソース電極間に接続する。トラン
ジスタＴ２４５のドレイン電極をｎチャネル電界効果ト
ランジスタＴ２５２のドレイン電極に接続すると共にス
イッチ５２４５を経てトランジスタＴ２４６のドレイン
電極に接続する。トランジスタＴ２５０のドレイン電極
をｎチャネル電界効果トランジスタＴ２５１のドレイン
及びゲート電極に接続すると共に、トランジスタＴ２４
７のドレイン電極を出力端子２４７及びｎチャネル電界
効果トランジスタＴ２５３のドレイン電極に接続する。

トランジスタＴ１５１゜Ｔ２５２及びＴ２５３のゲート
電極をトランジスタＴ１５２゜Ｔ１５３及びＴ２５１の
ゲート電極と同様に相互接続する。

トランジスタＴ２４３．　Ｔ２４４．　Ｔ２４５．　Ｔ
２５０及びＴ２４７（７）ソース電極を正電源ライン１
４３に接続すると共にトランジスタＴ２４１．　Ｔ２４
２．　Ｔ２４６．　Ｔ２５２．　Ｔ２５１及びＴ２５３
のソース電極を負電源ライン１４４に接続する。

トランジスタＴ１４１及びＴ１４２とキャパシタｃ１４
２とが１：ｌの電流比を有する第１電流メモリセルを構
成し、トランジスタＴ１４３．　Ｔ１４４．　Ｔ１４５
．　Ｔ１５０及びＴ１４７とスイッチ５１４３とキャパ
シタＣ１４３とがｌ：１　：　　（１−Ｂ）／２　：　
１　：　Ａ／２の電流比を有する第２電流メモリセルを
構成し、トランジスタＴ２４１及びＴ２４２とスイッチ
５２４２とキャパシタＣ２４２とがｌ：ｌの電流比を有
する第４電流メモリセルを構成し、トランジスタＴ２４
３．　Ｔ２４４．　Ｔ２４５．　Ｔ２５０及びＴ２４７
とスイッチ５２４３とキャパシタＣ２４３とがｌ　：　
１　：　（１−Ｂ）／２　：　１　：Ａ／２の電流比を
有する第５電流メモリセルを構成する。トランジスタ７
１４６とスイッチ５１４４とキャパシタＣ１４４とが第
３電流メモリセルを構成すると共に、トランジスタＴ２
４６とスイッチ５２４４とキャパシタＣ２４４とが第６
電流メモリセルを構成する。トランジスタＴ１５１．　
Ｔ２５３及びＴ２５２がｌ：Ａ／２　：　　（１−Ｂ）
／２の電流比を有する第１電流ミラー回路を構成すると
共にトランジスタＴ２５１．　Ｔ１５３及びＴ１５２が
１　：　Ａ／２　：　　（１−Ｂ）／２の電流比を有す
る第２電流ミラー回路を構成する。前例と同様に電流源
１４２及び２４２は電流ｊを供給する。

当業者であれば明らかなように、第７図に示す積分回路
は第６図に示す積分器を２つ、差動電流を受信し発生す
るよう相互接続したものであり、同相モード歪みが最小
になる。第６図の電流源４５及び４６は第１及び第２電
流ミラー回路の適切な出力ブランチと置き換えである。

この回路の動作の解析は第６図につき説明した解析と同
様に行なうことができる。

第８図は信号電流がｎチャネル電界効果かトランジスタ
のみを通過するようにした積分回路の実施例を示す。こ
の積分回路は順方向オイラー変換を用いるが、逆方向オ
イラー及びパイリニア積分回路を当業者に明らかなよう
にこの回路の適切な変更により構成することもできる。

第８図に示す積分回路はスイッチＳ８０を経て、他端が
正電源ライン８８に接続された電流源８１とｎチャネル
電界効果トランジスタＴ８１のドレイン電極との接続点
に接続された入力端子８０を具えている。スイッチＳ８
１をトランジスタＴ８１のドレイン電極とのゲート電極
及び他のｎチャネル電界効果トランジスタＴ８２のゲー
ト電極との間に接続する。キャパシタＣ８１をトランジ
スタＴ８２のゲート及びソース電極間に接続する。トラ
ンジスタＴ８２のドレイン電極を電流源８２を経て正電
源ラインに接続すると共に−ｎチャネル電界効果トラン
ジスタＴ８３のドレイン及びゲート電極に接続する。ト
ランジスタＴ８３のゲート電極をスイッチＳ８３を経て
ｎチャネル電界効果トランジスタＴ８４のゲート電極に
接続する。キャパシタＣ８３をトランジスタＴ８４のゲ
ート及びソース電極間に接続する。トランジスタＴ８４
のドレイン電極をトランジスタＴ８１のドレイン電極に
、電流源８３を経て正電源ライン８８に、及びｎチャネ
ル電界効果トランジスタＴ８５のドレイン電極にそれぞ
れ接続する。スイッチＳ８５をトランジスタＴ８５のド
レイン及びゲート電極間に接続すると共に、キャパシタ
Ｃ８５をそのゲート及びソース電極間に接続する。トラ
ンジスタＴ８４のゲート電極を他の２つのｎチャネル電
界効果トランジスタＴ８６及びＴ８７のゲート電極に接
続すると共に、トランジスタＴ８６及びＴ８７のドレイ
ン電極をそれぞれ電流源８６及び８７を経て正電源ライ
ン８８に接続する。トランジスタＴ８６のドレイン電極
を出力端子８５に接続すると共に、トランジスタＴ８７
のドレイン電極をスイッチＳ８７を経てトランジスタＴ
８４のドレイン電極に接続する。トランジスタ７８１〜
Ｔ８７のソース電極を負電源ライン８９に接続する。

電流源８１及び８３は電流ｊを供給し、電流源８２は電
流２ｊを供給し、電流源８６は電流Ａｊを供給し、電流
源８７は（１−Ｂ）　ｊを供給する。スイッチＳ８０及
びＳ８１は各サンプリング周期の部分φ中閉じ、スイッ
チＳ８３．　Ｓ８５及びＳ８７は各サンプリング周期の
部分φ中閉じる。

トランジスタＴ８１及びＴ８２とスイッチＳ８１とキャ
パシタＣ８１とを具える第１電流メモリセルはｌ：１の
電流比を有する。トランジスタＴ８３．　Ｔ８４゜Ｔ８
６及びＴ８７とスイッチＳ８３とキャパシタＣ８３とを
具える第２電流メモリセルの電流比は１：１：Ａ：　　
（１−８）である。第３電流メモリセルはトランジスタ
Ｔ８５とスイッチＳ８５とキャパシタＣ８５とを具える
。

この回路の動作を、最初にこの回路が理想積分器として
動作し、即ちスイッチＳ８７、電流源８７及びトランジ
スタＴ８７が省略されているものと仮定して説明する。

サンプリング周期（ｎ−１）の部分頁中にトランジスタ
Ｔ８１を流れる電流１１は １＋＝　ｉ　（ｎ−１）　　ｉｒ　＋　Ｊで与えられ、
さらに ｉ　（ｎ−１）はサンプリング周期（ｎ−１）における
入力電流 ｉｒ　＝　１０（ｎ−１）／　Ａ である。

サンプリング周期ｎの部分φ中にトランジスタＴ８３を
流れる電流■２は ハ で与えられ、ここに、 ＩａはトランジスタＴ８４を流れる電流１ｎ（ｎ）／Ａ
＋　ｊ＝２ｊ　−［：１（ｎ−１）　−１ｏ（ｎ−１）
／Ａ＋　Ｄｉｏ（ｎ）＝　　Ａ＋　（ｎ−１）＋　Ｌ（
ｎ−１）である。これを２領域に変換すると、 ！ｏ（ｚ）−ｉ。（ｚ）ｚ　’＝　−Ａ　１（ｚ）ｚ　
’になる。

これは順方向オイラー積分器を表わす。

ここで第３電流メモリセルの作用を考察する。

各サンプリング周期の部分φ中、トランジスタＴ８１は
電流１（ｎ−１）＋　ｉｒ　＋　ｊを発生する電流源で
あるとみなせる。誤差電流ｉｆを発生する装置間の不整
合は第３電流メモリセルにより補償される。これは、誤
差電流がトランジスタＴ８５へと流れ、スイッチＳ８５
が部分φの終了端に開くときこの誤差電流が帰還電流か
ら差し引かれるためである。

逆方向オイラー及びパイリニア積分器をこの技術を用い
て構成し得ること明らかであり、またＢ（Ｉａ−ｊ）を
帰還して（１−８）（ｌ５−ｊ）を差し引くことにより
損失性積分器を構成することもできる。これはスイッチ
Ｓ８７、トランジスタＴ８７及び電流源８７により電流
（１−Ｂ）（Ｉｓ−ｊ）をサンリング周期のφ部分中に
第３電流メモリセルに蓄積された電流から差し引（こと
により、及び従ってφ部分中に電流Ｂ（Ｉｓ−ｊ）を帰
還することにより達成される。また、これらの全ての積
分器を完全な差動形態にすることは当業者に明らかな方
法によって実現することができる。完全な差動バイリニ
ア積分器の一例については本願人に係る同時係属出願の
特願平１−３２０３７５号を参照されたい。全ｎチャネ
ルの回路の代りに全ｎチャネルの回路を、極性を逆にす
る以外は略々同一の形態で構成することもできること明
らかである。

図示の電流メモリセル及び電流ミラー回路はそれらの最
も簡単な基本形を示した。改善された特性が必要とされ
る場合には種々の高性能回路を用いることができる。こ
の高性能回路としては、カスコード接続電流ミラー又は
電流メモリを用いるもの、ソース縮退抵抗を用いるもの
、ダイナミック素子整合を用いるもの、及び特に入力端
子で電流加算が生ずる場合には電流コンベヤ又は電流コ
ンベヤ型電流メモリセルを用いるものを含む。これらの
技術は本願人に係る同時係属出願の特願昭６３−２３２
１５１　（特開平１−１０２７９８号）、特願昭６３２
２８８６６号（特開平１−１０２７９７号）、特願昭６
３−３２２２０５号（特開平１−２０２０１２号）、特
願昭６３−３２５７０４号（特開平１−１９６９１１号
）、特願平ｌ−３１４４６１号、特願平１−３２０３７
３号、特願平２−３５９７２号及び特願平２−３５１１
３号に開示されている。

以上の説明から、当業者であれば他の種々の変更が可能
である。このような変更は、電気回路又は電子回路の設
計及び使用において既知の他の特性であって上述した特
徴の代りに又は加えて使用し得る特徴を含むことができ
る。

【図面の簡単な説明】

第１図は既知積分回路の構成を示す回路図、第２図は第
１図の積分回路においてスイッチを作動させるために用
いるクロックパルスの波形を示す説明図、 第３図は本発明積分回路の第１例の構成を示す回路図、 第４図は本発明積分回路の第２例の構成を示す回路図、 第５図は本発明積分回路の第３例の構成を示す回路図、 第６図は本発明積分回路の第４例の構成を示す回路図、 第７図は本発明積分回路の第５例の構成を示す回路図、 第８図は本発明積分回路の第６例の構成を示す回路図で
ある。 ３０・・・入力端子 ３１、３５・・・電流源 ３２・・・正の電源ライン ３３・・・負の電源ライン ３４・・・出力端子 ３３０〜Ｓ３３・・・スイッチ Ｔ３１−７３６・・・電界効果トランジスタＣ３ｌ−Ｃ
３３・・・コンデンサ Ｔ１４１．　Ｔ１４２．５１４２．　Ｃ１４２・・・第
１電流メモリセルＴ１４３．　Ｔ１４４．　Ｔ１４５．
　Ｔ１５０．　Ｔ１４７．５１４３．　Ｃ１４３・・・
第２電流メモリセル Ｔ１４６．５１４４．　Ｃ１４４・・・第３電流メモリ
セルＴ２４１．　Ｔ２４２．５２４２．　Ｃ２４２・・
・第４電流メモリセルＴ２４３．　Ｔ２４５．　Ｔ２５
０．　Ｔ２４７．５２４３．　Ｃ２４３・・・第５電流
メモリセル Ｔ１５１．　Ｔ１５２．　Ｔ２５３・・・第１電流ミラ
ー回路Ｔ１５２．　Ｔ１５３．　Ｔ２５１・・・第２電
流ミラー回路８０・・・入力端子 Ｓ８０・・・（サンプリング）スイッチ８１、８２．８
３．８６．８７・・・電流源Ｔ８１．　Ｔ８２．　Ｓ８
１．　Ｃ８１・・・第１電流メモリセルＴ８３．　Ｔ８
４．　Ｔ８６．　Ｔ８７．　Ｓ８３．　Ｃ８３・・・第
２電流メモリセル Ｔ８５．　Ｓ８５．　Ｃ８５・・・第３電流メモリセル
Ｓ８７・・・（帰還）スイッチ ８５・・・出力端子

Claims (1)

1. 【特許請求の範囲】 １、入力信号をサンプル化アナログ電流の形態で積分す
   る積分回路であって、入力信号を受信する入力手段と、
   積分した入力信号を出力信号として発生する出力手段と
   、各サンプリング周期の第１部分の期間中、該サンプリ
   ング周期、又は以前のサンプリング周期の第２部分の期
   間中に入力端子に供給された電流に関連する電流を出力
   端子に発生する電流メモリセルと、該電流メモリセルの
   出力端子を前記積分回路の出力手段に結合させる結合手
   段と、各サンプリング周期の第２部分の期間中前記電流
   メモリセルの入力端子に帰還信号を供給する帰還手段と
   を具えている積分回路において、前記帰還手段が、各サ
   ンプリング周期の第１部分の期間中に前記電流メモリセ
   ルに供給される信号電流を決定する電流決定手段と、こ
   れにより決定された電流に応じた帰還電流を各サンプリ
   ング周期の第２部分の期間中前記電流メモリセルの入力
   端子に供給する帰還電流供給手段とを具えていることを
   特徴とする積分回路。 ２、前記電流決定手段が、各サンプリング周期の第１部
   分の期間中前記電流メモリセルの入力端子に、該サンプ
   リング周期、又は以前のサンプリング周期の第２部分の
   期間中前記電流メモリセルの入力端子に供給された電流
   に等しい電流を発生する電流発生手段を具えていること
   を特徴とする請求項２に記載の積分回路。 ３、前記電流メモリセルが電界効果トランジスタを具え
   、該トランジスタのドレインとゲート電極との間にスイ
   ッチを接続し、該スイッチを各サンプリング周期の第２
   部分の期間中だけ閉じるようにしたことを特徴とする請
   求項２に記載の積分回路。 ４、前記トランジスタのゲートとソース電極との間に追
   加のコンデンサを接続したことを特徴とする請求項３に
   記載の積分回路。 ５、前記電流メモリセルの出力端子を前記積分回路の出
   力手段に結合させる結合手段が別の第２電流メモリセル
   を具えていることを特徴とする請求項１〜４のいずれか
   に記載の積分回路。 ６、前記帰還電流供給手段が、各サンプリング周期の第
   ２部分の期間中前記第２電流メモリセルの出力端子を第
   １電流メモリセルの入力端子に結合させる手段を具えて
   いることを特徴とする請求項５に記載の積分回路。 ７、前記第１電流メモリセルの入力端子に第３電流メモ
   リセルの入力端子を結合させ、該第３電流メモリセルが
   各サンプリング周期の第１部分の期間中前記第１電流メ
   モリセルの入力端子に発生した電流と、前記第２電流メ
   モリセルの出力端子に発生した電流との差電流を受電し
   、この差電流を各サンプリング周期の第２部分の期間中
   前記第１電流メモリセルの入力端子に供給するようにし
   たことを特徴とする請求項６に記載の積分回路。 ８、前記第２電流メモリセルが別の第２出力端子も有し
   、該第２出力端子が各サンプリング周期間の第１部分の
   期間中、第１出力端子における電流の所定比率の電流を
   供給し、この電流を前記第３電流メモリセルの入力端子
   に供給するようにしたことを特徴とする請求項７に記載
   の積分回路。 ９、前記入力信号にバイアス電流を加える手段及び前記
   帰還及び出力信号から適当な比率のバイアス電流を差引
   く手段も設けて、双方向入力電流を積分し、且つ双方向
   出力電流を発生し得るようにしたことを特徴とする請求
   項１〜８のいずれかに記載の積分回路。 １０、前記信号電流が一極性の電界効果トランジスタに
   よってのみ流れるようにしたことを特徴とする請求項１
   〜９のいずれかに記載の積分回路。 １１、前記信号電流がｎチャネル電界効果トランジスタ
   によってのみ流れるようにしたことを特徴とする請求項
   １０に記載の積分回路。